一种射频封装结构制造技术

本发明专利技术揭示了一种射频封装结构，包括集成高中低三个频段放大电路的放大芯片、CMOS控制芯片和开关芯片，本发明专利技术移除了高频通路切换开关，能够改善高频功放的功耗问题。能够改善高频功放的功耗问题。能够改善高频功放的功耗问题。

【技术实现步骤摘要】
一种射频封装结构


[0001]本专利技术涉及通信
，特别涉及一种射频封装结构。

技术介绍

[0002]射频前端模组芯片一般为LGA封装，内部包含射频放大器，开关电路和控制电路，针对CAT1(LTEUE
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Category1)应用环境，需要提出一种满足小型化，低成本和高性能需求的射频放大器模组芯片，目前此类模组中，大部分产品的LTE高频因为冗余端口的设计，芯片内部集成开关影响射频链路插损，会造成芯片功耗升高的问题。

技术实现思路

[0003]本专利技术的目的在于，提供一种射频封装结构，能够解决芯片内部集成开关影响射频链路插损，造成芯片功耗升高的问题。
[0004]为了达到上述目的，本专利技术提供了一种射频封装结构，包括封装芯片本体和排布在所述封装芯片本体四周并连接所述封装芯片本体的多个管脚，第一管脚、第二管脚以及第三管脚接于所述封装芯片本体内部的MIPI电路，第四管脚接于所述封装芯片本体内部的电源电路，第五管脚、第六管脚以及第七管脚接于所述封装芯片本体内部的射频输入电路，第八管脚、第九管脚、第十管脚、第十一管脚、第十二管脚以及第十三管脚接于所述封装芯片本体内部的射频输出电路，第十四管脚接于所述封装芯片本体内部的驱动级电源电路，第十五管脚接于所述封装芯片本体内部的放大级电源电路。
[0005]可选的，所述第五管脚、第六管脚以及第七管脚分别接于所述封装芯片本体内部的高频射频输入电路、中频射频输入电路以及低频射频输入电路。
[0006]可选的，所述第八管脚和所述第九管脚接于所述封装芯片本体内部的低频射频输出电路。
[0007]可选的，所述第十管脚、第十一管脚以及第十二管脚接于所述封装芯片本体内部的中频射频输出电路。
[0008]可选的，所述第十三管脚接于所述封装芯片本体内部的高频射频输出电路。
[0009]可选的，所述封装芯片本体包括：CMOS控制芯片、放大芯片和开关芯片；
[0010]所述放大芯片包括高频放大器、中频放大器以及低频放大器；
[0011]所述低频放大器输出经过所述开关芯片，分为两路输出；所述中频放大器输出经过所述开关芯片，分为三路输出；所述高频放大器输出连接芯片外部引脚；
[0012]所述CMOS控制芯片用于接收指令，控制所述高频放大器、所述中频放大器、所述低频放大器和所述开关芯片。
[0013]可选的，所述封装芯片本体还包括高频放大器输出匹配谐波抑制单元，所述高频放大器输出端连接所述高频放大器输出匹配谐波抑制单元，所述高频放大器输出匹配谐波抑制单元输出到芯片外部引脚。
[0014]可选的，所述高频放大器输出匹配谐波抑制单元包括：第一电容、第二电容、第三
电容以及第一电感、第二电感和第三电感；
[0015]所述第一电容的一端连接所述高频放大器输出端，所述第一电容的另一端连接所述第一电感和所述第二电感的一端；
[0016]所述第一电感的另一端接地，所述第二电感的另一端连接所述第二电容和所述第三电感的一端；
[0017]所述第二电容的另一端接地，所述第三电感的另一端连接所述第三电容的一端，并连接所述芯片外部引脚；
[0018]所述第三电容的另一端接地。
[0019]可选的，所述中频放大器的输出端连接一SP3T开关。
[0020]可选的，所述低频放大器的输出端连接一SPDT开关。
[0021]相比于现有技术，本专利技术具有的有益效果是：射频封装结构包括集成了高中低三个频段的放大电路的放大芯片、CMOS控制芯片和开关芯片，本专利技术移除了高频通路切换开关，改善高频功放的功耗问题，在成本方面可以降低裸芯片的面积。
附图说明
[0022]图1为本专利技术实施例中射频封装结构管脚示意图；
[0023]图2为本专利技术实施例中射频封装结构结构示意图；
[0024]图3为本专利技术实施例中高频功放输出匹配谐波抑制单元示意图。
具体实施方式
[0025]下面将结合示意图对本专利技术进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。
[0026]在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0027]请参考图1，本专利技术方案提供了一种射频封装结构，包括封装芯片本体和排布在所述封装芯片本体四周并连接所述封装芯片本体的15个管脚。
[0028]第一管脚、第二管脚以及第三管脚接于所述封装芯片本体内部的MIPI电路。
[0029]第四管脚接于所述封装芯片本体内部的电源电路。
[0030]第五管脚、第六管脚以及第七管脚分别接于所述封装芯片本体内部的高频射频输入电路、中频射频输入电路以及低频射频输入电路。
[0031]第八管脚和第九管脚接于所述封装芯片本体内部的低频射频输出电路。
[0032]第十管脚、第十一管脚以及第十二管脚分别接于所述封装芯片本体内部的中频射频输出电路。
[0033]第十三管脚接于所述封装芯片本体内部的高频射频输出电路。
[0034]第十四管脚接于所述封装芯片本体内部的驱动级电源电路，第十五管脚接于所述封装芯片本体内部的放大级电源电路。
[0035]为了进一步描述上述各个管脚，请参考表一：
[0036]管脚编号引脚名字描述1SDATAMIPI数据总线2SCLKMIPI时钟总线3VIOMIPI电源4Vbatt电源5HbinHB输入口6MbinMB输入口7LbinLB输入口8LB1LB输出口19LB2LB输出口210MB1MB输出口1 11MB2MB输出口2 12MB3MB输出口3 13HB1HB输出口114VCC1PA驱动级电源15VCC2PA放大级电源
[0037]请参考图2，封装芯片本体包括：CMOS控制芯片、放大芯片和开关芯片；所述放大芯片包括高频放大器、中频放大器以及低频放大器；HBPA(高频功率放大器)输出匹配集成谐波滤波器输出到芯片外部引脚，MBPA(中频功率放大器)经过SP3T开关连接到3个不同输出引脚，通过开关切换，实现信号在3个不同通路的切换；LBPA(低频功率放大器)经过SPDT开关连接到2个不同输出引脚，通过开关切换，实现信号在2个不同通路的切换。
[0038]所述CMOS控制芯片与芯片的SCLK/VIO/SDATAI/O管脚相连，通过接收MIPI总线上的指令来响应射频收发机的命令，并将收到的指令转化为芯片内部所需的控制信号，用于控制所述高频放大器、中频放大器以及低频放大器和开关芯片。
[0039]此外，在PA匹配网络中增加高频放大器输出匹配谐波抑制单元，把PA输出谐波降低到系统要求以内，免除系统应用中额外的滤本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种射频封装结构，其特征在于，包括封装芯片本体和排布在所述封装芯片本体四周并连接所述封装芯片本体的多个管脚，第一管脚、第二管脚以及第三管脚接于所述封装芯片本体内部的MIPI电路，第四管脚接于所述封装芯片本体内部的电源电路，第五管脚、第六管脚以及第七管脚接于所述封装芯片本体内部的射频输入电路，第八管脚、第九管脚、第十管脚、第十一管脚、第十二管脚以及第十三管脚接于所述封装芯片本体内部的射频输出电路，第十四管脚接于所述封装芯片本体内部的驱动级电源电路，第十五管脚接于所述封装芯片本体内部的放大级电源电路。2.根据权利要求1所述的射频封装结构，其特征在于，所述第五管脚、第六管脚以及第七管脚分别接于所述封装芯片本体内部的高频射频输入电路、中频射频输入电路以及低频射频输入电路。3.根据权利要求1所述的射频封装结构，其特征在于，所述第八管脚和第九管脚接于所述封装芯片本体内部的低频射频输出电路。4.根据权利要求1所述的射频封装结构，其特征在于，所述第十管脚、第十一管脚以及第十二管脚接于所述封装芯片本体内部的中频射频输出电路。5.根据权利要求1所述的射频封装结构，其特征在于，所述第十三管脚接于所述封装芯片本体内部的高频射频输出电路。6.根据权利要求1所述的射频封装结构，其特征在于，所述封装芯片本体包括：CMOS控制芯片、放大芯片和开关芯片；所述放大芯片...

【专利技术属性】
技术研发人员：李啸麟，朱丹，顾建忠，
申请(专利权)人：芯朴科技上海有限公司，
类型：发明
国别省市：