信息处理装置、处理器及存储器管理方法制造方法及图纸

本发明专利技术的一种方式的信息处理装置具备：地址发生部，在从处理器发生了对于非易失性存储器的写入的情况下，其以为了抑制写入位置的重复次数而使该写入位置偏移的方式生成写入地址；顺序发生部，其生成表示前述写入的新近性的顺序信息；以及写入控制部，其对由前述地址发生部生成的写入地址，与由前述顺序发生部生成的顺序信息对应地，存储写入信息。

【技术实现步骤摘要】

本专利技术涉及进行对存储器的访问的。
技术介绍
在以往的信息处理装置中，例如使用动态随机存储器(DynamicRandom Access Memory,DRAM)等易失性存储器，作为处理器的主存储器。进而，在以往的信息处理装置中， 与易失性存储器组合地使用二级存储装置。 在该以往的信息处理装置中，若切断电源则主存储器的内容丢失。因此，在以往的信息处理装置中，在每次引导时，都需要系统的启动，并且关于程序启动或数据的读入，每次都需要将程序或数据从二级存储装置读入到主存储器，从而在执行上需要时间。 此外，在以往的信息处理装置中，在电源被切断了的情况下，主存储器的内容不会被保存。因此，在以往的信息处理装置未正确地关机的情况下，数据、系统、程序存在受到破坏的可能性。 在专利文献1 (特开平7-146820)中，公开了采用快闪存储器作为信息处理装置的 主存储装置的技术。在专利文献1中，在系统的存储器总线上，经由本身是易失性存储器的 高速缓冲存储器，连接快闪存储器。在高速缓冲存储器中，设置有记录该高速缓冲存储器中 所存储的数据的地址或访问历史等信息的地址数组。控制器，参照访问目的地的地址，将高 速缓冲存储器或快闪存储器的数据提供到存储器总线上，或者对存储器总线的数据进行存 储。 在专利文献2 (特开2001-266580号公报)中，公开了能够将种类不同的半导体存 储装置连接到共同的总线上的专利技术。 该专利文献2的半导体存储装置，包含随机存储器芯片和具备前述随机存储器芯 片的封装("'7 ， 一 - )。前述封装，具有将前述随机存储器芯片电连接到外部装置的多个 引脚。多个引脚，与前述随机存储器和可电擦除及编程的非易失性半导体存储器共同地提 供存储器功能。前述多个引脚的各个，排列在非易失性半导体存储器的对应的引脚的位置。
技术实现思路
本专利技术的第1方式的信息处理装置，具备地址发生部，在从处理器发生了对于非 易失性存储器的写入的情况下，其以为了抑制写入位置的重复次数而使该写入位置偏移的 方式生成写入地址；顺序发生部，其生成表示前述写入的新近性的顺序信息；以及写入控 制部，其对由前述地址发生部生成的写入地址，与由前述顺序发生部生成的顺序信息对应 地，存储写入信息。 本专利技术的第2方式的处理器，具备地址发生部，在发生了对于非易失性存储器的 写入的情况下，其以为了抑制写入位置的重复次数而使该写入位置偏移的方式生成写入地 址；顺序发生部，其生成表示前述写入的新近性的顺序信息；以及写入控制部，其对由前述 地址发生部生成的写入地址，与由前述顺序发生部生成的顺序信息对应地，存储写入信息。 本专利技术的第3方式的存储器管理方法，包括在从处理器发生了对于该处理器所 使用的非易失性存储器的写入的情况下，以为了抑制写入位置的重复次数而使该写入位置 偏移的方式生成写入地址，并且生成表示前述写入的新近性的顺序信息；以及对所生成的 前述写入地址，与所生成的前述顺序信息对应地，将写入信息存储到前述非易失性存储器。附图说明 图1是示出本专利技术的第1实施方式的信息处理装置的详细结构的一例的框图； 图2是示出第1实施方式的信息处理装置的概要结构的一例的框图； 图3是示出第1实施方式的信息处理装置中的回写的一例的流程图； 图4是示出第1实施方式的信息处理装置中的取数据的一例的流程图； 图5是示出第1实施方式的信息处理装置的恢复处理的一例的流程图； 图6是示出本专利技术的第2实施方式的信息处理装置的结构的一例的框图； 图7是示出本专利技术的第3实施方式的信息处理装置的结构的一例的框图； 图8是示出本专利技术的第4实施方式的程序、数据、状态信息被分离地存储到多个数据部(存储区域)的非易失性主存储器的一例的框图； 图9是示出从处理器经由易失性存储器而被访问的非易失性主存储器的一例的 框图； 图10是示出本专利技术的第5实施方式的信息处理装置的结构的一例的框图；以及 图11是示出本专利技术的第6实施方式的包含混合主存储器的信息处理装置的一例 的框图。具体实施例方式以下，参照附图说明本专利技术的各实施方式。而且，在以下的说明中，关于基本或实 质上相同的功能及构成要素，标注相同符号，并且仅在需要的情况下进行重复说明。 (第1实施方式) 在本实施方式的信息处理装置中，对处理器使用非易失性的主存储器(主存储装 置)。 而且，即使在处理器将非易失性存储器用于非主存储器的用途的情况下，也可以 使用同样的访问控制。 在本实施方式中，信息处理装置包含例如微处理单元(Microprocessing Unit, MPU)等那样的处理器或者处理器和存储器。 图1是示出本实施方式的信息处理装置的详细结构的一例的框图。 此外，图2是示出本实施方式的信息处理装置的概要结构的一例的框图。 信息处理装置1具备处理器2和非易失性主存储器3。处理器2可访问二级存储装置4、外部访问装置5、 1/0装置6等各种装置。此外，二级存储装置4、外部访问装置5、I/O装置6等其他装置，也可以作为信息处理装置1的一部分而被具备。 作为非易失性主存储器3，例如使用快闪(Flash)存储器。作为快闪存储器，可以应用NAND型、N0R型等快闪存储器。也可以采用其他的半导体存储器作为非易失性主存储器3。 非易失性主存储器3，存储核心程序(恢复用)7，操作系统8，例如程序P1、P2等 各种程序(命令)，例如数据D1、D2等各种数据。 非易失性主存储器3中的上述各种程序及数据，例如从二级存储装置4、外部访问 装置5、 1/0装置6被存储到非易失性主存储器3中，或者从处理器2被存储到非易失性主 存储器3中。 处理器2具备至少一个运算核(在该图1的例子中是4个)91 94、高速缓冲存 储器10、写缓冲器11、存储器管理单元(匪U)12，进而具备状态信息生成部(例如PSW控制 部)13、访问控制部14。 运算核91 94分别访问高速缓冲存储器10或非易失性主存储器3，并且执行程 序。运算核91 94，可并行地工作。 在高速缓冲存储器10的输出级，设置写缓冲器ll，高速缓冲存储器10的内容(例 如，包含数据和程序中的至少一种的页)经由写缓冲器11被存储到非易失性主存储器3 中。 此外，在本实施方式中，作为例子，对于高速缓冲存储器10及非易失性主存储器3 的写入、读出、擦除，以预定的页单位、比页大小要大的块大小的块单位或者页大小的整数倍(大于等于2倍)的单位、块大小的整数倍(大于等于2倍)的单位来进行。 在本实施方式中，将高速缓冲存储器10的高速缓存条目大小及非易失性主存储 器3的存储器访问大小，设定为页大小。由此，能够使高速缓冲存储器IO及非易失性主存 储器3的存储器管理、非易失性主存储器3的访问控制简单化，能够使信息处理装置1的硬 件量减少，能够实现信息处理装置1的处理高效化。 存储器管理单元12，具备地址变换信息15，进行逻辑地址与物理地址间的变换， 地址变换信息15对于高速缓冲存储器10及非易失性主存储器3，将虚拟地址等逻辑地址与 物理地址相关联起来。 状态信息生成部13，以预定的定时，获得表示处理器的状态及程序的状态的状态 信息(例如程序状态字PSW)。例如，状态信息生成部13，每经过预定时间，生成状态信息。 此外，例如，在从处理器2每发生了预定次本文档来自技高网...

【技术保护点】
一种信息处理装置，具备：地址发生部，在从处理器发生了对于非易失性存储器的写入的情况下，其以为了抑制写入位置的重复次数而使该写入位置偏移的方式生成写入地址；顺序发生部，其生成表示前述写入的新近性的顺序信息；以及写入控制部，其对由前述地址发生部生成的写入地址，与由前述顺序发生部生成的顺序信息对应地，存储写入信息。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：大溝孝，国松敦，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]