同步电路、半导体装置以及同步方法制造方法及图纸

本发明专利技术提供一种同步电路、半导体装置以及同步方法，包括:第一延迟电路，将输入同步信号延迟第一特定时间，生成第一延迟同步信号；第二延迟电路，将第一延迟同步信号延迟第二特定时间，生成第二延迟同步信号；第一同步电路，输出将输入数据与输入同步信号同步的第一输出数据；第二同步电路，输出将输入数据与第一延迟同步信号同步的第二输出数据；再同步电路，若第一输出数据与第二输出数据不一致，依据第二延迟同步信号将输入数据再同步，对第一同步电路更新第一输出数据。电路更新第一输出数据。电路更新第一输出数据。

【技术实现步骤摘要】
同步电路、半导体装置以及同步方法


[0001]本专利技术系有关同步电路、半导体装置以及同步方法。

技术介绍

[0002]在CMOS电路的逻辑设计中，电源维持电压VDD以及电压VSS。然而，若输入到触发器电路的输入数据没有对时钟保持足够的设定边界(setup margin)/维持边界(hold margin)，触发器电路的输出信号有进入亚稳态(metastable)的情况。也就是说，若输入数据的时序与输入时钟的时序相近，且未保持设定边界或维持边界的话，有输出数据的电压不成为电压VDD，也不成为电压VSS，成为中间电压的情况。
[0003]在此情况下，输入这种成为中间电压的信号的一部分的逻辑电路，将输出信号的中间电压作为电压VDD处理，此亚稳态可能会破坏系统。
[0004]在不同的时钟领域之间传送接收数据时，虽然有利用同步电路，在同步电路中会有发生这种亚稳态的问题的情况。已知一种利用与数据同步的数据选通信号的同步电路，用以在不同时钟领域之间传送接收数据时抑制亚稳态的发生(例如:专利文献:特开10
‑
135938号公报)。
[0005]像这样的同步电路需要与数据选信号关联的附加电路，由于电路规模大，需要能以较小的电路规模与输入数据的接收侧的时钟同步的同步电路、半导体存储装置以及同步方法。

技术实现思路

[0006]本专利技术提供一种同步电路，包括:第一延迟电路，将输入同步信号延迟第一特定时间，生成第一延迟同步信号；第二延迟电路，将所述第一延迟同步信号延迟第二特定时间，生成第二延迟同步信号；第一同步电路，输出将输入数据与所述输入同步信号同步的第一输出数据；第二同步电路，输出将所述输入数据与所述第一延迟同步信号同步的第二输出数据；再同步电路，若所述第一输出数据与所述第二输出数据不一致，依据所述第二延迟同步信号将所述输入数据再同步，对所述第一同步电路更新所述第一输出数据。
[0007]本专利技术提供一种同步方法，包括：比较由同步信号将输入数据同步的第一数据，以及依据延迟所述同步信号的信号将所述输入数据同步的第二数据；若所述第一数据以及所述第二数据相异，输出依据延迟所述同步信号更多的信号将所述输入数据同步的数据，否则，输出所述第一数据。
[0008]本专利技术提供一种同步方法，包括：比较由同步信号将包含多个位宽的输入数据同步的第一数据，以及由延迟所述同步信号的信号将所述输入数据同步的第二数据的每个位宽；若所述第一数据以及所述第二数据有至少一个位宽相异，输出依据延迟所述同步信号更多的信号将所述输入数据同步的数据，否则，输出所述第一数据。
[0009]基于上述，可以实现能以小电路规模进行同步的同步电路、半导体存储装置以及同步方法。
附图说明
[0010]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
[0011]图1为显示基于本专利技术的第一实施型态的同步电路的构成的电路图。
[0012]图2为显示图1所示的同步电路没有执行再同步的情况的动作例的时序图。
[0013]图3为显示图1所示的同步电路执行再同步的情况的第一动作例的时序图。
[0014]图4为显示图1所示的同步电路执行再同步的情况的第二动作例的时序图。
[0015]图5为显示基于本专利技术的第二实施型态的同步电路的构成的电路图。
[0016]图6为显示基于本专利技术的第三实施型态的同步电路的构成的电路图。
[0017]图7为显示图6所示的同步电路没有执行再同步的情况的动作例的时序图。
[0018]图8为显示图6所示的同步电路执行再同步的情况的动作例的时序图。
[0019]图9为显示基于第一实施型态的同步电路中的时钟与基于图5所示的第二实施型态的同步电路中的数据选通信号之间的对应关系的时序图。
具体实施方式
[0020]基于图1所示的实施型态的同步电路201，将输入数据DATA与输入时钟Clk同步，作为输出数据Q3输出。同步电路201也可以被设置于半导体装置中。半导体装置也可以是动态随机存取存储器等的半导体存储装置。另外，在同步电路201被设置于动态随机存取存储器的情况下，同步电路201也可以处理在调整存储单元的更新间隔时参照的有关温度的数据。
[0021]举例而言，输入数据DATA与第一系列的时钟同步，时钟Clk与第二系列的时钟同步。所以，同步电路201可以将数据从第一系列的时钟转移到第二系列的时钟。
[0022]同步电路201包括：第一D型触发器电路211；第二D型触发器电路213；以及第三D型触发器电路215。此处，第一D型触发器电路211、第二D型触发器电路213以及第三D型触发器电路215分别为本专利技术的第一同步电路、第二同步电路以及第三同步电路的一例。另外，同步电路201包括：两个延迟电路221、223；二输入逻辑互斥或门225；二输入逻辑与门227；以及二输入逻辑或门229。
[0023]对第一D型触发器电路211的输入端子D以及第二D型触发器电路213的输入端子D供给1位宽的输入数据DATA。对第三型触发器电路215的输入端子D供给来自第一D型触发器电路211的输出端子Q的输出数据Q1。
[0024]延迟电路221将输入时钟Clk延迟第一特定延迟时间，作为第一延迟时钟Clk_d1输出。延迟电路223将第一延迟时钟Clk_d1延迟第二特定延迟时间，作为第二延迟时钟Clk_d2输出。此处，延迟电路221以及延迟电路223分别为本专利技术的第一延迟电路以及第二延迟电路的一例。此处，输入时钟Clk、第一延迟时钟Clk_d1以及第二延迟时钟Clk_d2分别为本专利技术的第一同步信号、第二同步信号以及第三同步信号的一例。
[0025]二输入逻辑互斥或门225取来自第一D型触发器电路211的输出端子Q的输出数据Q1，以及来自第二D型触发器电路213的输出端子Q的输出数据Q2的逻辑互斥或，输出显示该结果的控制信号qchk。所以，若来自第一D型触发器电路211的输出端子Q的输出数据Q1的逻
辑电平与来自第二D型触发器电路213的输出端子Q的输出数据Q2的逻辑电平一致，控制信号qchk的逻辑电平为LOW，若不一致则为HIGH。
[0026]二输入逻辑与门227取控制信号qchk与第二延迟时钟Clk_d2的逻辑及，将该结果作为适应性第二延迟时钟cclk输出。所以，若控制信号qchk的逻辑电平为HIGH，生成对应第二延迟时钟Clk_d2的适应性第二延迟时钟cclk，然而，若控制信号qchk的逻辑电平为为LOW，则不会生成对应第二延迟时钟Clk_d2的适应性第二延迟时钟cclk。
[0027]二输入逻辑或门229取输入时钟Clk与适应性第二延迟时钟cclk的逻辑或，将该结果作为主时钟lclk输出本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种同步电路，其特征在于，包括:第一延迟电路，将输入同步信号延迟第一特定时间，生成第一延迟同步信号；第二延迟电路，将所述第一延迟同步信号延迟第二特定时间，生成第二延迟同步信号；第一同步电路，输出将输入数据与所述输入同步信号同步的第一输出数据；第二同步电路，输出将所述输入数据与所述第一延迟同步信号同步的第二输出数据；再同步电路，若所述第一输出数据与所述第二输出数据不一致，依据所述第二延迟同步信号将所述输入数据再同步，对所述第一同步电路更新所述第一输出数据。2.如权利要求1所述的同步电路，其特征在于，还包括：第三同步电路，输出将所述第一输出数据与所述第二延迟同步信号同步的第三输出数据。3.如权利要求1或2所述的同步电路，其特征在于，所述第一特定时间与所述第二特定时间的总和，比所述输入数据的最短维持时间更短。4.如权利要求1所述的同步电路，其特征在于，所述输入数据、所述第一输出数据以及所述第二输出数据分别包含多个位宽；若所述第一输出数据与所述第二输出数据有至少一个位宽不一致，所述再同步电路依据所述第二延迟同步信号将所述输入数据再同步，对所述第一同步电路更新所述第一输出数据。5.如权利要求1所述的同步电路，其特征在于，所述第一同步电路为第一D型触发器电路，所述第二同步电路为第二D型触发器电路。6.如权利要求1所述的同步电路，其特征在于，所述第一同步电路为第一锁存电路，所述第二同步电路为第二锁存电路。7.如权利要求1所述的同步电路，其特征在于，所述再同步电路包含二输入逻辑互斥或门，取来自所述第一D型触发器电路的输出端子的输出数据，以及来自所述第二D型触发器电路的输出端子的输出数据的逻辑互斥或，输出显示结果的控制信号，若来自所述第一D型触发器电路的输出端子的输出数据的逻辑电平与来自所述第二D型...

【专利技术属性】
技术研发人员：紫藤泰平，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：