用于阻抗控制（ZQ）校准的装置和方法制造方法及图纸

一种用于ZQ校准的装置和方法，包括：在输入/输出(I/O)电路上电时确定与和信号引脚连接的输入/输出(I/O)电路有关的强驱动电路和弱驱动电路；根据ZQ校准条件，向强驱动电路和弱驱动电路中的一个驱动电路提供与扫描代码相关的ZQ校准代码；以及向未被选择的电路提供与固定代码相关的ZQ校准代码，从而调整信号引脚的端接电阻。脚的端接电阻。脚的端接电阻。

【技术实现步骤摘要】
用于阻抗控制(ZQ)校准的装置和方法
[0001]相关申请的交叉引用
[0002]本申请基于并要求于2021年11月3日向韩国知识产权局提交的韩国专利申请No.10
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2021
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0149952的优先权，该申请的公开通过全文引用合并于此。


[0003]本公开涉及半导体器件，更具体地，涉及允许根据大范围的工艺、电压、温度(PVT)条件执行阻抗匹配的阻抗控制(ZQ)校准装置和方法。

技术介绍

[0004]半导体器件可以包括高速输入/输出(I/O)接口(例如，串行接口)中的发射器/接收器。串行接口可以通过单条线逐个地顺序传输多个比特。发射器的输出阻抗可能会随着在半导体制造过程期间的器件特性的变化、施加到电路元件的电压条件的变化以及电路的环境温度的变化而变化。当发射器的输出阻抗与接收器的阻抗不匹配时，接收器中可能会发生信号反射。反射信号可能被不适当地传输，并且其电压电平可能在接收器中改变。因此，信号可能无法正常传输。
[0005]半导体器件受工艺、电源电压和/或温度的变化(即，PVT变化)的影响越来越大，并且由界面中的阻抗变化或失配引起的信号反射恶化。因此，阻抗校准是必要的。半导体器件包括ZQ引脚，从外部接收ZQ校准命令并执行ZQ校准，从而控制阻抗匹配。
[0006]发射器可以通过与信号线连接的驱动器发送信号。此时，考虑到晶体管的操作特性，驱动器可以包括异质元件。例如，连接在电源电压线和信号线之间的上拉驱动器可以包括P沟道金属氧化物半导体(PMOS)晶体管和N沟道MOS(NMOS)晶体管。半导体器件的电源电压电平可以降低以支持低功率性能。然而，发射器需要根据低电源电压电平来准确地执行ZQ校准。即使在从低电源电压电平到高电源电压电平的大电压范围的情况下，发射器也需要根据低电源电压电平来准确地执行ZQ校准。因此，即使电源电压电平改变，半导体器件也可以保持阻抗匹配。

技术实现思路

[0007]提供了一种用于ZQ校准的方法和装置，其根据大范围的工艺、电压、温度(PVT)条件执行阻抗匹配。
[0008]附加方面部分地将在以下描述中阐述，且部分地将通过以下描述而变得清楚明白，或者可以通过实践所呈现的实施例来获知。
[0009]根据本专利技术的一个方面，一种装置包括：输入/输出(I/O)电路，与信号引脚连接，该I/O电路包括强驱动电路和弱驱动电路，其中，强驱动电路强于弱驱动电路；阻抗控制(ZQ)校准电路，与ZQ引脚连接并被配置为使用扫描代码或固定代码执行ZQ校准，其中ZQ引脚与ZQ电阻器连接，扫描代码在与ZQ引脚相关的校准操作中更新，且固定代码存储在寄存器中；以及ZQ校准控制电路，与I/O电路和ZQ校准电路连接，并被配置为：基于扫描代码或固
定代码，根据ZQ校准条件来生成ZQ校准代码信号；基于ZQ校准条件从强驱动电路和弱驱动电路中选择驱动电路；通过向被选择的驱动电路提供与扫描代码相关的ZQ校准代码来调整信号引脚的端接电阻；以及向强驱动电路和弱驱动电路中未被选择的电路提供与固定代码相关的ZQ校准代码。
[0010]根据本公开的一个方面，一种装置包括：输入/输出(I/O)电路，与信号引脚连接，该I/O电路包括第一驱动电路和第二驱动电路；阻抗控制(ZQ)校准电路，与ZQ引脚连接，该ZQ引脚连接到ZQ电阻器；以及ZQ校准控制电路，与I/O电路连接，其中，基于设置在ZQ校准条件中的强度选择信号具有第一逻辑电平，ZQ校准控制电路被配置为：向第一驱动电路和第二驱动电路中的较强驱动电路提供扫描代码，该扫描代码通过ZQ校准电路的校准操作来更新；且向第一驱动电路和第二驱动电路中的较弱驱动电路提供固定代码，该固定代码存储在寄存器中。
[0011]根据本公开的一个方面，一种对输入/输出(I/O)电路执行阻抗控制(ZQ)校准的方法包括：识别包括在I/O电路中的强驱动电路和弱驱动电路，其中，强驱动电路强于弱驱动电路；使用扫描代码或固定代码相对于与ZQ电阻器连接的ZQ引脚执行ZQ校准，该扫描代码在与ZQ引脚相关的校准操作中更新，且该固定代码存储在寄存器中；以及基于根据ZQ校准条件设置的强度选择信号，向强驱动电路提供扫描代码，并向弱驱动电路提供固定代码。
[0012]根据本公开的一个方面，一种装置包括：输入/输出(I/O)电路，与信号引脚连接，该I/O电路包括具有第一驱动强度的第一驱动电路和具有不同于第一驱动强度的第二驱动强度的第二驱动电路；ZQ校准控制电路，与所述I/O电路连接，其中，基于第一驱动强度强于第二驱动强度，ZQ校准控制电路被配置为：基于第一驱动强度和第二驱动强度之间的比较，从第一驱动电路和第二驱动电路中确定被选择的驱动电路；通过向被选择的驱动电路提供调整后的ZQ校准代码来调整信号引脚的端接电阻；以及向第一驱动电路和第二驱动电路中的未被选择的电路提供固定ZQ校准代码。
附图说明
[0013]根据结合附图的以下描述，本公开的某些实施例的上述和其他方面、特征以及优点将更清楚，在附图中：
[0014]图1是根据实施例的包括发射器和接收器的装置的框图；
[0015]图2是根据实施例的第一设备的框图；
[0016]图3是根据实施例的输出驱动电路的电路图；
[0017]图4是根据实施例的ZQ校准电路的图；
[0018]图5是根据实施例的图4中的上拉副本电路的电路图；
[0019]图6是根据实施例的控制逻辑电路的框图；
[0020]图7是根据实施例的阻抗控制(ZQ)校准控制电路的框图；
[0021]图8是根据实施例的图7中的主要驱动检测电路的电路图；
[0022]图9是根据实施例的ZQ校准方法的流程图；
[0023]图10是根据实施例的对图9中的输出驱动电路的强驱动电路的ZQ校准的详细流程图；
[0024]图11A和图11B是根据实施例的对根据图4和图5中的上拉副本电路的上拉校准的
曲线图；
[0025]图12是根据实施例的对图9中的输出驱动电路的弱驱动电路的ZQ校准的详细流程图；
[0026]图13是根据实施例的输出驱动电路的电路图；
[0027]图14是根据实施例的ZQ校准电路的框图；
[0028]图15是根据实施例的图14中的下拉副本电路的电路图；
[0029]图16是根据实施例的ZQ校准控制电路的框图；
[0030]图17是根据实施例的图16中的主要驱动检测电路的电路图；
[0031]图18是根据实施例的输出驱动电路的电路图；
[0032]图19是根据实施例的ZQ校准电路的框图；
[0033]图20是根据实施例的ZQ校准控制电路的框图；
[0034]图21是根据实施例的图20中的主要驱动检测电路的电路图；以及
[0035]图22是根据实施例的包括执行ZQ校准方法的装置的系统的框图。
具体实施方式
[0036]如本领域中常见的，以功能块、单元和/或模块为单位在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于阻抗控制ZQ校准的装置，包括：与信号引脚连接的输入/输出I/O电路，所述I/O电路包括强驱动电路和弱驱动电路，其中，所述强驱动电路具有强于所述弱驱动电路的驱动强度；阻抗控制ZQ校准电路，与ZQ引脚连接，并被配置为使用扫描代码或固定代码执行ZQ校准，其中所述ZQ引脚与ZQ电阻器连接，所述扫描代码在与所述ZQ引脚相关的校准操作中被更新，且所述固定代码被存储在寄存器中；以及ZQ校准控制电路，与所述I/O电路和所述ZQ校准电路连接，并被配置为：基于所述扫描代码或所述固定代码，根据ZQ校准条件生成ZQ校准代码信号；基于所述ZQ校准条件，从所述强驱动电路和所述弱驱动电路中选择驱动电路；通过向被选择的驱动电路提供与所述扫描代码相关的ZQ校准代码，来调整所述信号引脚的端接电阻；以及向所述强驱动电路和所述弱驱动电路中的未被选择的电路提供与所述固定代码相关的ZQ校准代码。2.根据权利要求1所述的装置，还包括：控制逻辑电路，被配置为存储模式选择信号和强度选择信号，其中，基于所述模式选择信号设置所述ZQ校准条件，其中，在所述强驱动电路的ZQ校准期间，基于所述模式选择信号确定所述扫描代码或所述固定代码，以及其中，所述强驱动电路和所述弱驱动电路是基于所述强度选择信号而标识的。3.根据权利要求2所述的装置，其中，所述I/O电路还包括：第一上拉驱动电路，包括连接在电源电压线和信号节点之间的多个N沟道金属氧化物半导体NMOS晶体管，其中，所述信号节点与所述信号引脚连接；第二上拉驱动电路，包括连接在所述电源电压线和所述信号节点之间的多个P沟道金属氧化物半导体PMOS晶体管；以及下拉驱动电路，包括连接在所述信号节点和地电压线之间的多个NMOS晶体管。4.根据权利要求3所述的装置，其中，所述ZQ校准电路包括：第一上拉副本电路，其中所述第一上拉副本电路的配置与所述第一上拉驱动电路的配置相同，且其中所述第一上拉副本电路被配置为基于第一固定代码或第一扫描代码来执行上拉校准；第二上拉副本电路，其中所述第二上拉副本电路的配置与所述第二上拉驱动电路的配置相同，且其中所述第二上拉副本电路被配置为基于第二固定代码或第二扫描代码来执行所述上拉校准；以及下拉副本电路，其中所述下拉副本电路的配置与所述下拉驱动电路的配置相同，且其中所述下拉副本电路与所述第一上拉副本电路和所述第二上拉副本电路连接并被配置为基于第三代码执行下拉校准。5.根据权利要求4所述的装置，其中，所述ZQ校准控制电路包括：主要驱动检测电路，被配置为：基于具有第一逻辑电平的所述强度选择信号，将所述第一上拉驱动电路和所述第二上拉驱动电路之一标识为所述强驱动电路，并产生扫描模式信号；以及
第一选择器，被配置为：基于所述模式选择信号将所述扫描模式信号和固定模式信号之一选择作为代码选择信号，并输出所述代码选择信号，其中，所述固定模式信号由所述控制逻辑电路提供以设置默认ZQ校准。6.根据权利要求5所述的装置，其中，所述ZQ校准控制电路还包括：所述寄存器，被配置为：存储所述第一固定代码和所述第二固定代码；以及第二选择器，被配置为：向所述第一上拉驱动电路提供第一ZQ校准代码信号以及向所述第二上拉驱动电路提供第二ZQ校准代码信号，其中，所述第二选择器还被配置为：基于具有所述第一逻辑电平的所述代码选择信号，输出所述第一扫描代码作为所述第一ZQ校准代码信号，并输出所述第二固定代码作为所述第二ZQ校准码信号，以及基于具有第二逻辑电平的所述代码选择信号，输出所述第一固定代码作为所述第一ZQ校准代码信号，并输出所述第二扫描代码作为所述第二ZQ校准码信号。7.根据权利要求2所述的装置，其中，所述I/O电路还包括：上拉驱动电路，包括连接在电源电压线和信号节点之间的多个N沟道金属氧化物半导体NMOS晶体管，其中，所述信号节点与所述信号引脚连接；第一下拉驱动电路，包括连接在所述信号节点和地电压线之间的多个P沟道金属氧化物半导体PMOS晶体管；以及第二下拉驱动电路，包括连接在所述信号节点和所述地电压线之间的多个NMOS晶体管。8.根据权利要求7所述的装置，其中，所述ZQ校准电路包括：第一下拉副本电路，其中所述第一下拉副本电路的配置与所述第一下拉驱动电路的配置相同，且其中所述第一下拉副本电路被配置为基于第三固定代码或第三扫描代码来执行下拉校准；第二下拉副本电路，其中所述第二下拉副本电路的配置与所述第二下拉驱动电路的配置相同，且其中所述第二下拉副本电路被配置为基于第四固定代码或第四扫描代码来执行所述下拉校准；以及上拉副本电路，其中所述上拉副本电路的配置与所述上拉驱动电路的配置相同，且其中所述上拉副本电路与所述第一下拉副本电路和所述第二下拉副本电路连接并被配置为基于第一代码执行上拉校准。9.根据权利要求8所述的装置，其中，所述ZQ校准控制电路包括：主要驱动检测电路，被配置为：基于具有第一逻辑电平的所述强度选择信号，将所述第一下拉驱动电路和所述第二下拉驱动电路之一标识为所述强驱动电路，并产生扫描模式信号；以及第一选择器，被配置为：基于所述模式选择信号将所述扫描模式信号和固定模式信号之一选择作为代码选择信号，并输出所述...

【专利技术属性】
技术研发人员：申东澔，朴廷埈，姜景太，尹治元，李俊夏，郑秉勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：