一种ESD保护电路、芯片电源及芯片系统技术方案

本发明专利技术公开一种ESD保护电路，包括监测单元、第二NMOS管和同步单元，所述同步单元用于在电源电路受到ESD脉冲时迅速将所述第二NMOS管的栅极电压同步升高；所述监测单元包括顺序串联的第一电阻、第一电容和顺序串联的第一PMOS管、第一NMOS管，第一电阻的输入端与第一PMOS管的源极连接，第一电容的输出端与第一NMOS管的源极连接，第一PMOS管和第一NMOS管二者的栅极连接后与第一电阻的输出端连接，所述第一PMOS管和所述第一NMOS管二者的漏极连接后连接所述第二NMOS管的栅极，所述第二NMOS管的的源极和漏极分别连接第一电阻的输入端和第一电容的输出端，所述同步单元的输入端与芯片电源电路连接。显著降低ESD脉冲来临的时候芯片电源端口的峰值电压，从而保护芯片免受ESD损伤。ESD损伤。ESD损伤。

【技术实现步骤摘要】
一种ESD保护电路、芯片电源及芯片系统


[0001]本专利技术属于电路设计
，尤其涉及一种ESD保护电路、芯片电源及芯片系统。

技术介绍

[0002]如图1所示，为现有技术中设置于电源和地之间的ESD(Electro
‑
Staticdischarge，静电释放)保护电路，由一个电阻R1，一个电容C1，一个反相器(P1/N1)和一个大的NMOS管N2组成。正常工作模式下，Net RC上的电压和DVDD上电压一样，V
G
电压为0，NMOS管N2关闭，RC clamp不工作；DVDD未上电时，Net RC、V
G
的电压都为0，ESD脉冲接通DVDD的时候，DVDD先通过R1给C1充电，RC初始电压为0，DVDD因为ESD脉冲引入电压变高，V
G
的电压也被拉高，N2迅速导通，将电流泄放掉，同时降低DVDD上的分压降低到普通器件能承受的安全电压以内，实现ESD防护。在C1慢慢被充满前，N2保持导通，将外部ESD导入的电荷释放干净，等C1被充满后，V
G
＝0，N2关闭，电路重新回到安全模式下。但是，ESD脉冲来临时，DVDD迅速上升到高电压，但V
G
的电压需要由Net RC经过反相器(P1/N1)传导过来，有一个明显的滞后，导致V
G
的电压不能同步升高，N2打开不充分，从而N2上的分压比较高，DVDD的电压降不下来，使芯片器件工作在不安全的电压下，容易发生ESD损伤。

技术实现思路

[0003]为解决上述问题，本专利技术的目的是提供一种ESD保护电路及具有ESD保护电路的芯片电源，该ESD保护电路及具有ESD保护电路的芯片电源能够显著降低ESD脉冲来临的时候芯片电源端口的峰值电压，从而保护芯片免受ESD损伤。
[0004]为实现上述目的，本专利技术的技术方案为：一种ESD保护电路，包括监测单元、第二NMOS管和同步单元，所述同步单元用于在电源电路受到ESD脉冲时迅速将所述第二NMOS管的栅极电压同步升高；其中，所述监测单元包括顺序串联的第一电阻、第一电容和顺序串联的第一PMOS管、第一NMOS管，所述第一电阻的输入端与所述第一PMOS管的源极连接，所述第一电容的输出端与所述第一NMOS管的源极连接，所述第一PMOS管和所述第一NMOS管二者的栅极连接后与所述第一电阻的输出端连接，所述第一PMOS管和所述第一NMOS管二者的漏极连接后连接所述第二NMOS管的栅极，所述第二NMOS管的的源极和漏极分别连接第一电阻的输入端和第一电容的输出端，所述同步单元的输入端与芯片电源电路连接。
[0005]在本专利技术的一个实施例中，所述第一电阻的输入端与芯片电源电路连接，所述第一电容的输出端与地连接。
[0006]在本专利技术的一个实施例中，所述同步单元为第二PMOS管，所述第二PMOS管的栅极与所述第二NMOS管的栅极连接，所述第二PMOS管的源极和漏极连接后与芯片电源电路连接。
[0007]在本专利技术的一个实施例中，所述同步单元为第二电容，所述第二电容的输入端与所述第一电阻的输入端连接，所述第二电容的输出端与所述第二NMOS管的栅极连接。
[0008]在本专利技术的一个实施例中，所述第二NMOS管上存在有寄生电容，所述寄生电容包括第一寄生电容、第二寄生电容和第三寄生电容，所述第一寄生电容的两端分别连接所述第二NMOS管的栅极和源极，所述第二寄生电容的两端分别连接所述第二NMOS管的栅极和衬底，所述第三寄生电容的两端分别连接所述第二NMOS管的栅极和漏极。
[0009]在本专利技术的一个实施例中，所述第二NMOS管的栅极电压为：V
G
＝V
DVDD
*(C2+C
GD
)/(C2+C
GS
+C
GD
+C
GB
)。
[0010]在本专利技术的一个实施例中，所述第二电容的容量与所述第一寄生电容容量的比值为：0.8～1.2。
[0011]在本专利技术的一个实施例中，在电源电路接收到ESD脉冲时，所述第一电容通过所述第一电阻进行充电，第一电容的正极为低电平，所述第一PMOS管导通，所述第一NMOS管截止，第二NMOS管导通泄放所述ESD脉冲以实现ESD防护。
[0012]基于相同的构思，本专利技术还提供一种芯片电源，所述芯片电源包括上述任意一项所述的ESD保护电路。
[0013]基于相同的构思，本专利技术还提供一种芯片系统，所述芯片系统包括任意一种芯片以及上述所述的芯片电源。
[0014]本专利技术由于采用以上技术方案，使其与现有技术相比具有以下的优点和积极效果：
[0015]1、通过设置监测单元及时感测到电源端的ESD(Electro
‑
Static discharge)脉冲，使得第二NMOS管的栅极电压上升，在本专利技术的实施例中，增加的所述同步单元能够使得第二NMOS管的初始电压上升的更快速，从而使得第二NMOS管打开充分、分压比较低，ESD脉冲的能量及时泄放，保护芯片免受ESD的破坏。
[0016]2、本专利技术所述同步单元为第二电容或者与等同于第二电容作用的第二PMOS管，也可以是其他任意能够实现电容功能的电路或者原件，能够有效提高所述第二NMOS管栅极的初始电压，从而提高第二NMOS管的导通效率，降低电路受到ESD脉冲破坏的风险。
附图说明
[0017]下面结合附图对本专利技术的具体实施方式作进一步详细说明，其中：
[0018]图1为现有技术中ESD保护电路示意图；
[0019]图2为本专利技术ESD保护电路第一实施例示意图；
[0020]图3为本专利技术ESD保护电路第二实施例示意图；
[0021]图4为本专利技术ESD保护电路的仿真效果图。
具体实施方式
[0022]以下结合附图和具体实施例对本专利技术作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0023]需要说明，本专利技术实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
[0024]第一实施例
[0025]如图2
‑
3所示，本专利技术实施例提供了一种ESD保护电路，包括监测单元、第二NMOS管和同步单元，所述同步单元用于在电源电路受到ESD脉冲时迅速将所述第二NMOS管的栅极电压同步升高；其中，所述监测单元包括顺序串联的第一电阻、第一电容和顺序串联的第一PMOS管、第一NMOS管，所述第一电阻的输入端与所述第一PMOS管的源极连接，所述第一电容的输出端与所述第一NMOS管的源极连接，所述第一PMOS管和所述第一NMOS管二者的栅极连本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种ESD保护电路，其特征在于，包括监测单元、第二NMOS管和同步单元，所述同步单元用于在电源电路受到ESD脉冲时迅速将所述第二NMOS管的栅极电压同步升高；其中，所述监测单元包括顺序串联的第一电阻、第一电容和顺序串联的第一PMOS管、第一NMOS管，所述第一电阻的输入端与所述第一PMOS管的源极连接，所述第一电容的输出端与所述第一NMOS管的源极连接，所述第一PMOS管和所述第一NMOS管二者的栅极连接后与所述第一电阻的输出端连接，所述第一PMOS管和所述第一NMOS管二者的漏极连接后连接所述第二NMOS管的栅极，所述第二NMOS管的的源极和漏极分别连接第一电阻的输入端和第一电容的输出端，所述同步单元的输入端与芯片电源电路连接。2.根据权利要求1所述的ESD保护电路，其特征在于，所述第一电阻的输入端与芯片电源电路连接，所述第一电容的输出端与地连接。3.根据权利要求1所述的ESD保护电路，其特征在于，所述同步单元为第二PMOS管，所述第二PMOS管的栅极与所述第二NMOS管的栅极连接，所述第二PMOS管的源极和漏极连接后与芯片电源电路连接。4.根据权利要求1所述的ESD保护电路，其特征在于，所述同步单元为第二电容，所述第二电容的输入端与所述第一电阻的输入端连接，所述第二电容的输出端与所述第二NMOS管的栅极连接。5.根据权利要求4所述的ESD保护电路，其特...

【专利技术属性】
技术研发人员：罗志宏，陈琪，刘文超，
申请(专利权)人：广州概伦电子技术有限公司，
类型：发明
国别省市：