一种基于AXI总线的自定义DMAIP核的实现方法技术

本发明专利技术公开了一种基于AXI总线的自定义DMAIP核的实现方法，应用于Xilinx公司Zynq7000系列。其包括PS到PL通道的IP核建立过程与PL到PS通道的IP核建立过程，PS到PL通道的建立主要包括创建IP核、通过SOO_AXI接收PS端控制数据并进行处理、通过MOO_AXI接收PS端高速数据并进行处理、将高速数据通过M_AXIS发送到PL端等步骤。PL到PS通道的建立主要包括创建IP核、通过SOO_AXI接收PS端控制数据并进行处理、通过S_AXIS端口接收PL端高速数据并进行处理、将高速数据通过M00_AXI发送到PS端等步骤。采用本发明专利技术实现的基于AXI总线的自定义DMAIP核具有接口可自定义、灵活性好的优点。灵活性好的优点。灵活性好的优点。

【技术实现步骤摘要】
一种基于AXI总线的自定义DMA IP核的实现方法


[0001]本专利技术涉及Xilinx公司Zynq 7000系列，具体涉及一种应用于Zynq 7000系列的基于AXI总线的自定义DMA IP核的实现方法。

技术介绍

[0002]Zynq 7000是一款由Xilinx公司设计生产的可编程片上系统系列芯片，这个系列的产品在单个芯片中嵌入了可编程逻辑和ARM Cortex A9双核硬核处理器，其主要包含处理器系统(PS)和可编程逻辑(PL)两部分，二者之间通过高速的AXI总线进行通信，而通过直接存储器访问(DMA)方式，可以使大量的数据传输不通过CPU而直接传送到系统存储器，外部设备在准备好数据后只需要向DMA控制器发送一个命令，把数据的地址和大小传送过去，由DMA控制器负责把数据从外部设备直接存放到系统存储器，大大提高系统整体吞吐能力。
[0003]Zynq 7000系列提供了DMA、CDMA、VDMA三种DMA IP核，其中DMA IP核应用最为广泛，其在存储器和AXI4
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Stream目标外设之间提供高带宽直接存储器访问。由于Xilinx提供的DMA IP核将PS到PL通道及PL到PS通道集成在一起，其灵活性不足，用户无法添加自定义接口，难以应对实际应用中的一些特殊需求。因此，开发一种适用于Zynq 7000的基于AXI总线的自定义DMA IP核具有重要意义。

技术实现思路

[0004]本专利技术的目的是解决现有Zynq 7000下的DMA IP核灵活性不足，无法满足实际应用中特殊需求的问题，提出了一种基于AXI总线的自定义DMA IP核的实现方法，该方法分别实现了PS到PL和PL到PS两个DMA IP核，用户可添加自定义接口，灵活性更好，可满足实际工程需求。
[0005]为了实现上述目的，本专利技术所采取的技术方案为：
[0006]一种基于AXI总线的自定义DMA IP核的实现方法，包括PS通道到PL通道的IP核建立过程与PL通道到PS通道的IP核建立过程；
[0007]PS通道到PL通道的IP核建立过程为：
[0008]S1，创建一个带有AXI4接口的IP核，添加S00_AXI端口、M00_AXI端口和M_AXIS端口；
[0009]S2，通过SOO_AXI端口接收PS端控制数据，SOO_AXI端口中写地址通道信号作为接收控制数据的起始地址，写数据通道信号作为接收的控制数据，在每次接收数据后将地址偏移固定字节；并将接收的控制数据进行解析，将解析后的控制数据信息发送给MOO_AXI端口，作为PL端接收PS端高速数据的基地址和总数据长度；其中，解析的控制数据信息包括第0位为数据有效信号，第1
‑
32位为数据长度信号，第33
‑
64位为数据基地址信号；
[0010]S3,通过MOO_AXI端口接收PS端高速数据，此时PL端为主机，PS端为从机，将数据基地址信号作为MOO_AXI端口的读地址通道信号，从读数据通道信号中接收高速数据，接收数据总长度为数据长度信号；并通过数据有效信号计算出M_AXIS端口时序需要的有效标志信
号、信号翻转信号和结束标志信号，并将高速数据、有效标志信号、信号翻转信号和结束标志信号转换为M_AXIS的时序，将转换后的数据通过M_AXIS端口发送到PL端；
[0011]PL通道到PS通道的IP核建立过程为：
[0012]S4，创建一个带有AXI4接口的IP核，添加S00_AXI端口、M00_AXI端口和S_AXIS端口；
[0013]S5，通过SOO_AXI端口接收PS端控制数据，使用SOO_AXI端口中的写地址通道信号作为接收控制数据的起始地址，写数据通道信号作为接收的控制数据，在每次接收控制数据后将接收控制数据的地址偏移固定字节；并将接收的控制数据进行解析，将解析后的控制数据信息发送给MOO_AXI端口，解析后的控制数据信息中包含PL端发送PS端高速数据所需的基地址和总数据长度信息；
[0014]S6，通过S_AXIS端口接收PL端高速数据，包括高速数据信号、有效标志信号、信号翻转信号和结束标志信号，并传输到MOO_AXI端口，在MOO_AXI端口根据解析后的控制数据信息将高速数据发送到PS端。
[0015]本专利技术具有如下优点：
[0016]1、本专利技术分别实现了PS到PL和PL到PS两个DMAIP核，用户可添加自定义接口，如通过添加中断间隔时间以控制收发数据频率等，可满足不同用户的工程需求。
[0017]2、本专利技术部分FPGA资源占用相对较少，采用本专利技术实现的基于AXI总线的自定义DMAIP核具有接口可自定义、灵活性好的优点。
附图说明
[0018]图1是本专利技术PS到PL通道的IP核示意图；
[0019]图2是本专利技术PL到PS通道的IP核示意图；
[0020]图3是本专利技术IP核的建立流程图。
具体实施方式
[0021]以下结合附图和具体实施方式对本专利技术做进一步的说明。
[0022]如图1
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3所示，一种基于AXI总线的自定义DMAIP核的实现方法，包括PS到PL通道的IP核建立过程与PL到PS通道的IP核建立过程。
[0023]其中，PS通道到PL通道的IP核建立过程为：
[0024]S1，创建一个带有AXI4接口的IP核，添加S00_AXI端口、M00_AXI端口和M_AXIS端口；
[0025]S2，通过SOO_AXI端口接收PS端控制数据，SOO_AXI端口中写地址通道信号作为接收控制数据的起始地址，写数据通道信号作为接收的控制数据，在每次接收数据后将地址偏移固定字节；并将接收的控制数据进行解析，将解析后的控制数据信息发送给MOO_AXI端口，作为PL端接收PS端高速数据的基地址和总数据长度；其中，解析的控制数据信息包括第0位为数据有效信号，第1
‑
32位为数据长度信号，第33
‑
64位为数据基地址信号；
[0026]S3,通过MOO_AXI端口接收PS端高速数据，此时PL端为主机，PS端为从机，将数据基地址信号作为MOO_AXI端口的读地址通道信号，从读数据通道信号中接收高速数据，接收数据总长度为数据长度信号；并通过数据有效信号计算出M_AXIS端口时序需要的有效标志信
号、信号翻转信号和结束标志信号，并将高速数据、有效标志信号、信号翻转信号和结束标志信号转换为M_AXIS的时序，将转换后的数据通过M_AXIS端口发送到PL端；
[0027]PL通道到PS通道的IP核建立过程为：
[0028]S4，创建一个带有AXI4接口的IP核，添加S00_AXI端口、M00_AXI端口和S_AXIS端口；
[0029]S5，通过SOO_AXI端口接收PS端控制数据，使用SOO_AXI端口中的写地址通道信号作为接收控制数据的起始地址，写数据通道信号作为接收的控制数据，在每次接收控制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于AXI总线的自定义DMAIP核的实现方法，其特征在于，包括PS通道到PL通道的IP核建立过程与PL通道到PS通道的IP核建立过程；PS通道到PL通道的IP核建立过程为：S1，创建一个带有AXI4接口的IP核，添加S00_AXI端口、M00_AXI端口和M_AXIS端口；S2，通过SOO_AXI端口接收PS端控制数据，SOO_AXI端口中写地址通道信号作为接收控制数据的起始地址，写数据通道信号作为接收的控制数据，在每次接收数据后将地址偏移固定字节；并将接收的控制数据进行解析，将解析后的控制数据信息发送给MOO_AXI端口，作为PL端接收PS端高速数据的基地址和总数据长度；其中，解析的控制数据信息包括第0位为数据有效信号，第1
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32位为数据长度信号，第33
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64位为数据基地址信号；S3,通过MOO_AXI端口接收PS端高速数据，此时PL端为主机，PS端为从机，将数据基地址信号作为MOO_AXI端口的读地址通道信号，从读数据通道信号中接收高速数据，接收数据总长度为数据长...

【专利技术属性】
技术研发人员：谢佳熙，程志洪，朱永强，陈震，张润东，李发铭，
申请(专利权)人：中国电子科技集团公司第五十四研究所，
类型：发明
国别省市：