一种面向嵌入式处理器的USART外设制造技术

一种面向嵌入式处理器的USART外设，具体包括：串行数据发送模块、串行数据接收模块、寄存器组模块、波特率发生模块、APB总线数据传输模块、接收使能控制模块。串行数据发送模块用以接收发送数据，并将数据串行发送到外部；串行数据接收模块用以接收外部的串行输入数据，并将接收到的数据并行同步；寄存器组模块用以根据发送或接收的状态生成状态标志信号，同时写入控制信号到相应的寄存器内；波特率发生模块用以生成发送和接收的波特时钟信号；APB总线数据传输模块用以传输来自内部的数据信号和来自APB总线的数据和时钟信号；接收使能控制模块用以使能外设接收功能，传入的接收使能有效时，可正常执行接收功能。本发明专利技术具有功能完善，传输高效等优点。传输高效等优点。传输高效等优点。

【技术实现步骤摘要】
一种面向嵌入式处理器的USART外设


[0001]本专利技术主要涉及到集成电路设计领域，特指一种M
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DPU/高性能MCU外设。该外设作为M
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DPU/高性能MCU的重要外设之一，用于实现与外部串行通讯接口的高效数据交换。

技术介绍

[0002]微数据处理器(M
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DPU：Micro
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Digital ProcessingUnit)是未来工控领域“数据基础设施”的重要组成部分，是实现分布式精细化智能工控的重要推手。USART是Universal Synchronous/Asynchronous Receiver/Transmitter的缩写，该外设作为M
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DPU/高性能MCU的重要外设之一，用于实现与不同类型的外部USART设备进行同步/异步串行数据的交互。嵌入式处理单元以M
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DPU/MCU内核为核心处理单元，按照应用需求完成相关指令操作，核心处理单元通过AHB等高速总线与系统存储器、随机存储器、DMA、USB以及以太网I/O数据控制处理单元等高速外设进行数据交互，AHB
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APB桥作为AHB高速总线一个从机的同时，也作为APB低速总线的唯一主机。完成AHB到APB总线的协议转换，使得核心处理器可通过APB总线与USART、I2C、SPI以及Timer等低速外设进行数据交换。因此，M
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DPU/MCU可灵活应用于消费电子、工业控制以及汽车电子等众多嵌入式应用场景。
>[0003]USART是未来高性能M
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DPU/MCU处理器的重要外设之一，实现了与不同类型的外部USART设备进行同步/异步串行数据交互传输。本专利设计了一款面向M
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DPU/MCU需求的USART外设，该外设时钟信号和电源由M
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DPU/MCU的时钟模块和电源模块提供，M
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DPU/MCU通过连接AHB总线和APB总线的AHB
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APB桥，实现总线数据格式转换，以完成对USART外设的配置和访问，实现目标数据的收发。

技术实现思路

[0004]本专利技术要解决的技术问题就在于：需要为M
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DPU/高性能MCU设备提供一种功能全面的串口外设，用以实现与不同类型的外部USART设备进行同步/异步串行数据的交互。
[0005]为解决上述技术问题，本专利技术采用如下技术方案：
[0006]一种面向嵌入式处理器的USART外设，其中，该外设作为M
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DPU/高性能MCU的重要外设之一，可用于实现与不同类型的外部USART设备进行同步/异步串行数据的交互，包括：
[0007]串行数据发送模块：串行数据发送模块接收来自于APB总线数据传输模块的发送数据，并将数据串行发送到外部；
[0008]串行数据接收模块：串行数据接收模块接收来自外部的串行输入数据，并将接收到的数据发送到APB总线数据传输模块；
[0009]寄存器组模块：寄存器组模块接收来自于APB总线数据传输模块的发送数据和来自于串行数据接收模块接收数据，根据发送或接收的状态生成状态标志信号，同时将来自APB总线数据传输模块的控制信号和波特率分频系数信号写入相应的寄存器内；
[0010]波特率发生模块：波特率发生模块通过接收寄存器组模块提供的分频系数信号进行运算为发送和接收提供波特时钟信号；
[0011]APB总线数据传输模块：APB总线数据传输模块用以传输来自寄存器组模块的数据信号和来自APB总线的数据和时钟信号，通过该单元实现数据在USART内部和外部APB总线的高效流通；
[0012]接收使能控制模块：接收使能控制模块用以使能外设的接收功能，该模块使能后，当外部输入的接收使能信号有效时，即可正常执行接收功能。
[0013]上述的面向嵌入式处理器的USART外设，其中：
[0014]本专利技术所设计的USART外设主要包括了Sout、Sin、RTS_n、CTS_n、SCLK、DE等对外引脚：其中，Sout、Sin引脚为基本输入输出引脚，控制USART与外部串行通信设备的数据输入、输出；RTS_n、CTS_n引脚为外设请求发送和接收使能引脚；DE用于单线半双工模式下控制数据输入输出方向；SCLK引脚为本USART作为主机处于同步模式下，随数据一起输出的同步时钟。
[0015]上述的面向嵌入式处理器的USART外设，其中：
[0016]所述串行数据发送模块由发送时钟计数控制单元、发送标志信号生成单元、发送状态转换单元、串行信号生成单元和串行信号发送单元组成，当接收到来自于寄存器组模块的发送使能信号后，串行数据发送模块启动工作。
[0017]上述的面向嵌入式处理器的USART外设，其中：
[0018]所述发送时钟计数控制单元通过接收波特时钟信号以及发送控制信号中的传输倍数信号，对其进行计数后生成一些波特率时钟下的传输倍数计数标志信号，这些信号用以对后续发送标志信号生成、发送状态转换、串行信号发送与生成起控制作用。
[0019]上述的面向嵌入式处理器的USART外设，其中：
[0020]所述发送标志信号生成单元用以生成一些与发送相关的标志信号，通过接收发送控制信号和波特时钟信号，配合传输倍数计数标志信号和传输状态信号，生成了一些发送标志信号。
[0021]上述的面向嵌入式处理器的USART外设，其中：
[0022]所述发送状态转换单元使用一个三段式状态机，将传输行为划分为15个子状态的同时，生成了一些内部传输的控制信号。
[0023]上述的面向嵌入式处理器的USART外设，其中：
[0024]通过接收来自于寄存器组模块的发送控制信号，配合发送标志信号，将一帧发送信号的传输分为IDLE、START、DATA0
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8、PARITY、STOP1、STOP2、HALF_STOP共15个子状态，同时根据传输的状态生成了一些用于内部传输的控制信号。
[0025]上述的面向嵌入式处理器的USART外设，其中：
[0026]所述串行信号生成单元承担了输出串行信号的生成任务，串行信号的生成受到发送控制信号和内部的传输控制信号的调控。
[0027]上述的面向嵌入式处理器的USART外设，其中：
[0028]单元内部内置了一个发送移位寄存器，该寄存器接收来自于寄存器组模块的发送数据。主要执行的功能包括基本输出信号的生成与红外模式下输出信号的生成。
[0029]上述的面向嵌入式处理器的USART外设，其中：
[0030]所述串行信号发送单元用以发送对外串行信号Sout，该串行输出信号受到特殊模式发送控制信号(局域互联网模式、智能卡模式、红外模式、同步模式、单线半双工模式)和
内部传输控制信号的调控，当特殊模式的发送使能信号有效时，执行对应的串行信号输出，否则执行基本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种面向嵌入式处理器的USART外设，其特征在于，该外设作为M
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DPU/高性能MCU的重要外设之一，可用于实现与不同类型的外部USART设备进行同步/异步串行数据的交互，包括：串行数据发送模块：串行数据发送模块接收来自于APB总线数据传输模块的发送数据，并将数据串行发送到外部；串行数据接收模块：串行数据接收模块接收来自外部的串行输入数据，并将接收到的数据发送到APB总线数据传输模块；寄存器组模块：寄存器组模块接收来自于APB总线数据传输模块的发送数据和来自于串行数据接收模块接收数据，根据发送或接收的状态生成状态标志信号，同时将来自APB总线数据传输模块的控制信号和波特率分频系数信号写入相应的寄存器内；波特率发生模块：波特率发生模块通过接收寄存器组模块提供的分频系数信号进行运算为发送和接收提供波特时钟信号；APB总线数据传输模块：APB总线数据传输模块用以传输来自寄存器组模块的数据信号和来自APB总线的数据和时钟信号，通过该单元实现数据在USART内部和外部APB总线的高效流通；接收使能控制模块：接收使能控制模块用以使能外设的接收功能，该模块使能后，当外部输入的接收使能信号有效时，即可正常执行接收功能。2.根据权利要求1所述的面向嵌入式处理器的USART外设，其特征在于，本发明所设计的USART外设主要包括了Sout、Sin、RTS_n、CTS_n、SCLK、DE等对外引脚：其中，Sout、Sin引脚为基本输入输出引脚，控制USART与外部串行通信设备的数据输入、输出；RTS_n、CTS_n引脚为外设请求发送和接收使能引脚；DE用于单线半双工模式下控制数据输入输出方向；SCLK引脚为本USART作为主机处于同步模式下，随数据一起输出的同步时钟。3.根据权利要求1所述的面向嵌入式处理器的USART外设，其特征在于，所述串行数据发送模块由发送时钟计数控制单元、发送标志信号生成单元、发送状态转换单元、串行信号生成单元和串行信号发送单元组成，当接收到来自于寄存器组模块的发送使能信号后，串行数据发送模块启动工作。4.根据权利要求2所述的面向嵌入式处理器的USART外设，其特征在于，所述发送时钟计数控制单元通过接收波特时钟信号以及发送控制信号中的传输倍数信号，对其进行计数后生成一些波特率时钟下的传输倍数计数标志信号，这些信号用以对后续发送标志信号生成、发送状态转换、串行信号发送与生成起控制作用。5.根据权利要求2所述的面向嵌入式处理器的USART外设，其特征在于，所述发送标志信号生成单元用以生成一些与发送相关的标志信号，通过接收发送控制信号和波特时钟信号，配合传输倍数计数标志信号和传输状态信号，生成了一些发送标志信号。6.根据权利要求2所述的面向嵌入式处理器的USART外设，其特征在于，所述发送状态转换单元使用一个三段式状态机，将传输行为划分为15个子状态的同时，生成了一些内部传输的控制信号。7.根据权利要求5所述的面向嵌入式处理器的USART外设，其特征在于，
通过接收来自于寄存器组模块的发送控制信号，配合发送标志信号，将一帧发送信号的传输分为IDLE、START、DATA0
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8、PARITY、STOP1、STOP2、HALF_STOP共15个子状态，同时根据传输的状态生成了一些用于内部传输的控制信号。8.根据权利要求2所述的面向嵌入式处理器的USART外设，其特征在于，所述串行信号生成单元承担了输出串行信号的生成任务，串行信号的生成受到发送控制信号和内部的传输控制信号的调控。9.根据权利要求7所述的面向嵌入式处理器的USART外设，其特征在于，单元内部内置了一个发送移位寄存器，该寄存器接收来自于寄存器组模块的发送数据，主要执行的功能包括基本输出信号的生成与红外模式下输出信号的生成。10.根据权利要求2所述的面向嵌入式处理器的USART外设，其特征在于，所述串行信号发送单元用以发送对外串行信号Sout，该串行输出信号受到特殊模式发送控制信号(局域互联网模式、智能卡模式、红外模式、同步模式、单线半双工模式)和内部传输控制信号的调控，当特殊模式的发送使能信号有效时，执行对应的串行信号输出，否则执行基本输出信号的对外输出。11.根据权利要求9所述的面向嵌入式处理器的USART外设，其特征在于，在局域互联网模式下，会强制Sout对外连续输出13比特的低电平信号。12.根据权利要求9所述的面向嵌入式处理器的USART外设，其特征在于，在多处理器通讯模式下，主机在开始通讯前会先发送空闲唤醒信号与需要通讯的从机建立通信后再开启基本模式通信。13.根据权利要求9所述的面向嵌入式处理器的USART外设，其特征在于，在智能卡模式下，会在通讯过程中发送特定的奇偶校验位。14.根据权利要求9所述的面向嵌入式处理器的USART外设，其特征在于，在单线半双工的模式下输入输出均通过Sout实现，并配置了对外引脚DE用于单线半双工模式下控制数据输入输出方向。15.根据权利要求9所述的面向嵌入式处理器的USART外设，其特征在于，在同步发送模式下，寄存器组模块会伴随Sout数据输出同步时钟SCLK，发送遵循SPI工作模式。16.根据权利要求1所述的面向嵌入式处理器的USART外设，其特征在于，所述串行数据接收模块由接收时钟计数控制单元、接收标志信号生成单元、接收状态转换单元、串行信号接收单元、奇偶校验单元、断路检测单元和空闲检测单元组成，当接收到来自于寄存器组模块的接收使能信号后，本模块启动工作。17.根据权利要求16所述的面向嵌入式处理器的USART外设，其特征在于，所述接收时钟计数控制单元通过接收波特时钟信号以及来自接收控制信号中的传输倍数信号，对其进行计数后生成一些波特率时钟下的传输倍数计数标志信号，这些信号用以对后续接收状态转换起重要作用。18.根据权利要求16所述的面向嵌入式处理器的USART外设，其特征在于，所述接收状态转换单元使用一个三段式状态机，根据串行数据的传输规律，将一帧数据的传输分为了IDLE、LOW_DET、START、DATA0
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8、PARITY、STOP1、STOP2、HALF_STOP等16个阶段，通过接收来自寄存器组模块的接收控制信号以及接收使能信号，在生成了16个传输状
态信号的同时也生成了一些内部传输的控制信号。19.根据权利要求16所述的面向嵌...

【专利技术属性】
技术研发人员：邓明翥，刘苍，朱亚琦，
申请(专利权)人：卢米微电子南京有限公司，
类型：发明
国别省市：