一种传输线结构的亚100fs分辨率的时间数字转换器制造技术

本发明专利技术公开了一种传输线结构的亚100fs分辨率的时间数字转换器，包括用于鉴别参考时钟信号FREF和锁相环分频后的反馈信号CKV之间的小数相位差的三级时间数字转换器TDC，三级TDC并联连接；每级的TDC均设置多个延时单元，延时单元与锁定检测器连接，通过锁定检测器判定每级的的输出结果进行锁定；两个输入信号首先进入第一级TDC进行量化，根据比较器的输出结果，锁定检测器判定第一级TDC已锁定，其输出被冻结；然后进行下一级TDC的判定，其锁定的判定和第一级TDC相同，两个信号的相位差随着锁相环的锁定逐渐变小，则表示相位差对齐，锁相环完成锁定。成锁定。成锁定。

【技术实现步骤摘要】
Circuits,vol.35,no.2,pp.240
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247,Feb.2000.)，与单链延时相比，为了获得相同的动态范围，延迟单元的数量会增加很多，造成功耗和版图面积的加大，且分辨率依然易受PVT变化的影响。为了解决分辨率和动态范围之间的矛盾，可以将单链延迟的TDC和Vernier TDC结合到一起，构成一个两步式的TDC结构，其中单链延迟TDC进行粗量化，Vernier TDC进行精细量化。为了实现粗量化到细量化的转换，需要一个换挡电路。基于时间放大器(Time Amplifier，TA)换挡的TDC利用SR锁存器的亚稳态来放大时间间隔，但其本质上较差的线性度会降低ADPLL的相位噪声性能(Chorng
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Sii Hwang,Poki Chen and Hen
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Wai Tsao,"A high
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precision time
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to
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digital converter using a two
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level conversion scheme,"in 本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种传输线结构的亚100fs分辨率的时间数字转换器，其特征在于，包括用于鉴别参考时钟信号FREF和锁相环分频后的反馈信号CKV之间的小数相位差的三级时间数字转换器TDC，三级TDC并联连接；每级的TDC均设置多个延时单元，延时单元与锁定检测器连接，通过锁定检测器判定每级的的输出结果进行锁定。2.根据权利要求1所述的一种传输线结构的亚100fs分辨率的时间数字转换器，其特征在于，所述第一级TDC采用单链延迟的TDC结构，包括若干串联的缓冲器延时单元，每个缓冲器延时单元包括两个CMOS反相器，两个CMOS反相器串联连接；锁相环分频后的反馈信号CKV在单链延迟链中进行传输，在每个缓冲器延时单元的输出端连接一个比较器的输入端，比较器的另一输入端接入参考时钟信号FREF，以比较两个输入信号上升沿的先后，从而输出比较结果即温度码；将温度码送入锁定检测器进行锁定判决，当比较器的输出全相同或者小于设定值时，锁定检测器关闭第一级TDC，进入第二级TDC。3.根据权利要求1所述的一种传输线结构的亚100fs分辨率的时间数字转换器，其特征在于，第二级TDC采用双链延时的TDC结构，包括若干缓冲器延时单元、若干比较器，若干缓冲器延时单元串联形成两条传输链，一条输入锁相环分频后的反馈信号CKV，另一条输入参考时钟信号FREF；每个缓冲器延时单元的输出端连接一个比较器的输入端，其中，每个比较器输入不同种信号，以比较两个输入信号上升沿的先后，从而输出比较结果即温度码，在第一级TDC锁定后，继续鉴别不同种信号之间的残余相位差，当比较器的输出全相同或者小于设定值时，冻结第二级TDC的输出，关闭第二级TDC，进入第三级TDC的判决。4.根据权利要求1所述的一种传输线结构的亚100fs分辨率的时间数字转换器，其特征在于，所述第三级TDC包括两条传输线，每条传输线的输...

【专利技术属性】
技术研发人员：易翔，钟凯铭，车文荃，薛泉，
申请(专利权)人：华南理工大学，
类型：发明
国别省市：