半导体结构及其形成方法技术

一种半导体结构及其形成方法，所述半导体结构包括：基底，所述基底包括切割道区；位于基底上的器件层，所述器件层包括若干器件、与所述器件电连接的互连结构、以及包围所述器件和互连结构的介电层；位于器件层上的钝化层；位于切割道区上的钝化层内的对准标记，所述对准标记由2个以上的子对准标记构成，所述2个以上子对准标记沿所述切割道区的延伸方向排列，并且，相邻子对准标记之间间隔。所述半导体结构的可靠性好。的可靠性好。的可靠性好。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。

技术介绍

[0002]晶圆是指硅半导体集成电路制作所用的硅晶片，在硅晶片上可加工制作成各种电路元件结构，而成为有特定电性功能的集成电路(integrated circuit，IC)器件。在完成半导体晶圆的制备后，需要对芯片进行切割处理，将半导体晶圆分为多个芯片，其中，切割处理在切割道区中进行。
[0003]随着集成电路的发展，为了实现各种机台产能的最大化、形成集成度和复杂程度均更高的电路元件结构、并对所述电路元件结构进行晶圆级别的测试，切割道内设计了覆盖各种机台的对准标记、对应多种功能的衬垫等，因此，切割道内的金属图形种类繁多且密度巨大。
[0004]与此同时，为了保护硅晶片上的各种电路元件结构，会在切割道区的边界形成保护环(Seal Ring)，并在切割道区形成钝化层。
[0005]然而，现有技术中，在后段制程(FEOL)中需要形成较长且较厚的金属对准标记，该金属对准标记的应力分布不均、局部应力过大，因此，在进行切割处理的过程中，当所述金属对准标记被切割时，所述金属对准标记所在的区域容易发生材料的剥离现象(Peeling)，例如金属对准标记容易发生金属长拉丝(长毛刺)问题，钝化层也容易发生剥离问题。由于长拉丝的金属容易接触其周围的保护环以及硅晶片上的电路，因此，导致电路容易发生短路等电性失效的风险，从而，造成半导体结构的可靠性较差。

技术实现思路

[0006]本专利技术解决的技术问题是提供一种半导体结构及其形成方法，以改善半导体结构的可靠性。
[0007]为解决上述技术问题，本专利技术的技术方案提供一种半导体结构，包括：基底，所述基底包括切割道区；位于基底上的器件层，所述器件层包括若干器件、与所述器件电连接的互连结构、以及包围所述器件和互连结构的介电层；位于器件层上的钝化层；位于切割道区上的钝化层内的对准标记，所述对准标记由2个以上的子对准标记构成，所述2个以上子对准标记沿所述切割道区的延伸方向排列，并且，相邻子对准标记之间间隔。
[0008]可选的，所述子对准标记为金属条。
[0009]可选的，所述子对准标记在基底表面的投影为矩形，且所述矩形的长宽比范围在1以上且在2.4以下，所述矩形的长度方向平行于所述切割道区的延伸方向。
[0010]可选的，所述子对准标记在所述切割道区的延伸方向上的长度的范围是70微米～120微米，并且，相邻子对准标记之间在所述切割道区的延伸方向上的最小间距为50微米。
[0011]可选的，所述子对准标记的宽度的范围是50微米～70微米，所述自对准标记的宽度方向垂直于所述切割道区的延伸方向。
[0012]可选的，所述基底还包括与所述切割道区邻接的若干第一区，所述切割道区位于相邻第一区之间，在所述切割道区与第一区的交界处上方具有保护环。
[0013]可选的，在垂直于所述保护环侧壁面的方向上，所述子对准标记与所述保护环之间的间距在5微米以上。
[0014]可选的，在垂直于所述基底表面的方向上，所述子对准标记的厚度范围是3.3微米～4微米。
[0015]可选的，所述切割道区上的钝化层内还具有测试键和金属衬垫。
[0016]相应的，本专利技术的技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括切割道区；在所述基底上形成器件层，所述器件层包括若干器件、与所述器件电连接的互连结构、以及包围所述器件和互连结构的介电层；在所述器件层上形成钝化层，并且，在所述切割道区上的钝化层内形成对准标记，所述对准标记由2个以上的子对准标记构成，所述2个以上子对准标记沿所述切割道区的延伸方向排列，并且，相邻子对准标记之间间隔。
[0017]可选的，形成所述钝化层和对准标记的方法包括：在所述器件层上形成下层钝化层；刻蚀切割道区上的下层钝化层，在所述切割道区上的下层钝化层内形成2个以上的凹槽；在所述2个以上的凹槽内形成所述2个以上的子对准标记；在所述下层钝化层和所述2个以上的子对准标记表面形成上层钝化层，所述上层钝化层和下层钝化层构成所述钝化层。
[0018]可选的，所述对准标记用于形成后段制程中的金属互连层。
[0019]可选的，所述基底还包括与所述切割道区邻接的若干第一区，所述切割道区位于相邻第一区之间，所述半导体结构的形成方法还包括：对所述切割道区进行切割，以形成若干相互独立的芯片，每个芯片包括所述第一区。
[0020]与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：
[0021]本专利技术的技术方案提供的半导体结构中，由于位于切割道区上的钝化层内的对准标记由2个以上的子对准标记构成，所述2个以上子对准标记沿所述切割道区的延伸方向排列，并且，相邻子对准标记之间间隔，因此，通过2个以上的子对准标记所构成较长的对准标记，仍然能够应对后段制程(FEOL)中，对于较长的对准标记的需求。在此基础上，较短且相邻之间具有间隔的子对准标记的应力分布均匀性好、局部应力小，在后续对所述切割道区进行切割时，不易发生剥离现象(Peeling)，从而，减少了长拉丝的导电材料接触到第一区中器件和互连结构的风险。由此，改善半导体结构的可靠性。
附图说明
[0022]图1至图5是本专利技术一实施例的半导体结构形成方法中各步骤对应的结构示意图。
具体实施方式
[0023]如
技术介绍
所述，在后段制程(FEOL)中需要形成较长且较厚的金属对准标记，该金属对准标记的应力分布不均、局部应力过大，因此，在进行切割处理的过程中，当所述金属对准标记被切割时，所述金属对准标记所在的区域容易发生材料的剥离现象(Peeling)，例如金属对准标记容易发生金属长拉丝(长毛刺)问题，钝化层也容易发生剥离问题。由于长拉丝的金属容易接触其周围的保护环以及硅晶片上的电路，因此，导致电路容易发生短
路等电性失效的风险，从而，造成半导体结构的可靠性较差。
[0024]为解决上述技术问题，本专利技术的技术方案提供一种半导体结构及其形成方法，由于位于切割道区上的钝化层内的对准标记由2个以上的子对准标记构成，所述2个以上子对准标记沿所述切割道区的延伸方向排列，并且，相邻子对准标记之间间隔，因此，所述半导体结构的可靠性好。
[0025]为使本专利技术的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。
[0026]图1至图5是本专利技术一实施例的半导体结构形成方法中各步骤对应的结构示意图。
[0027]请参考图1，图1是图2的俯视结构示意图，图2是图1中沿方向X1
‑
X2的剖面结构示意图，提供基底100。
[0028]在本实施例中，所述基底100的材料为半导体材料。具体的，所述基底100的材料包括硅。在其他实施例中，基底的材料包括碳化硅、硅锗、
Ⅲ‑Ⅴ
族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底包括切割道区；位于基底上的器件层，所述器件层包括若干器件、与所述器件电连接的互连结构、以及包围所述器件和互连结构的介电层；位于器件层上的钝化层；位于切割道区上的钝化层内的对准标记，所述对准标记由2个以上的子对准标记构成，所述2个以上子对准标记沿所述切割道区的延伸方向排列，并且，相邻子对准标记之间间隔。2.如权利要求1所述的半导体结构，其特征在于，所述子对准标记为金属条。3.如权利要求2所述的半导体结构，其特征在于，所述子对准标记在基底表面的投影为矩形，且所述矩形的长宽比范围在1以上且在2.4以下，所述矩形的长度方向平行于所述切割道区的延伸方向。4.如权利要求3所述的半导体结构，其特征在于，所述子对准标记在所述切割道区的延伸方向上的长度的范围是70微米～120微米，并且，相邻子对准标记之间在所述切割道区的延伸方向上的最小间距为50微米。5.如权利要求4所述的半导体结构，其特征在于，所述子对准标记的宽度的范围是50微米～70微米，所述自对准标记的宽度方向垂直于所述切割道区的延伸方向。6.如权利要求1所述的半导体结构，其特征在于，所述基底还包括与所述切割道区邻接的若干第一区，所述切割道区位于相邻第一区之间，在所述切割道区与第一区的交界处上方具有保护环。7.如权利要求1所述的半导体结构，其特征在于，在垂直于所述保护环侧壁面的方向上，所述子对准标记与所述保护环之间的间距在5微米以上。8.如权利要求1所述的半导体结构，其特征在于，在...

【专利技术属性】
技术研发人员：柏新星，王亚平，费春潮，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：