列控制电路以及存储装置制造方法及图纸

本公开实施例提供一种列控制电路以及存储装置。列控制电路包括延迟控制电路和控制信号产生电路。延迟控制电路接收列选择起始信号并进行延迟处理，以输出列选择终止信号和复位信号。控制信号产生电路接收列选择起始信号、复位信号、列选择终止信号以及目标存储体组选择信号，并输出目标列选择起始信号、目标列选择终止信号以及目标列选择窗口信号。其中，从目标列选择起始信号处于有效状态的起始时刻直至复位信号有效之前，目标列选择窗口信号均为有效状态，目标列选择窗口信号的有效时长大于或等于目标存储体组选择信号的有效时长。于或等于目标存储体组选择信号的有效时长。于或等于目标存储体组选择信号的有效时长。

【技术实现步骤摘要】
列控制电路以及存储装置


[0001]本公开实施例涉及半导体
，特别涉及一种列控制电路以及存储装置。

技术介绍

[0002]半导体存储器在许多电子系统中用来存储可在以后时间检索的数据。一般通过为半导体存储器提供命令、地址及时钟控制半导体存储器。半导体存储器可响应于命令执行各种存储器操作。例如，读取命令引起半导体存储器执行读取操作以从半导体存储器检索数据，且写入命令引起半导体存储器执行写入操作以将数据存储到半导体存储器。地址识别用于存取操作的半导体存储器位置，且时钟提供各种操作及数据提供的时序。
[0003]为了提升内部数据吞吐量，方便同时读取更多的数据，可以将半导体存储器划分为多个存储体组（BG，Bank Group），每个存储体组可以独立读写数据。

技术实现思路

[0004]本公开实施例提供一种列控制电路以及存储装置，至少有利于提供一种可应用于多个存储体组的列控制电路，保证列选择终止信号始终可以被目标列选择窗口信号采样到以得到目标列选择终止信号。
[0005]根据本公开一些实施例中，本公开实施例一方面提供一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种列控制电路，其特征在于，包括：延迟控制电路，被配置为，接收列选择起始信号，并对所述列选择起始信号进行延迟处理，生成并输出列选择终止信号以及复位信号；其中，所述列选择终止信号相对于所述列选择起始信号具有第一延迟量，所述复位信号相对于所述列选择起始信号具有第二延迟量，所述第二延迟量大于所述第一延迟量；控制信号产生电路，连接所述延迟控制电路，被配置为，接收所述列选择起始信号、所述复位信号、所述列选择终止信号以及目标存储体组选择信号，并对所述列选择起始信号和所述目标存储体组选择信号进行第一与运算，以生成并输出目标列选择起始信号，基于所述目标列选择起始信号、所述目标存储体组选择信号和所述复位信号，生成并输出目标列选择窗口信号，以及，对所述目标列选择窗口信号和所述列选择终止信号进行第二与运算，以生成并输出目标列选择终止信号；其中，从所述目标列选择起始信号处于有效状态的起始时刻直至所述复位信号有效之前，所述目标列选择窗口信号均为有效状态，所述目标列选择窗口信号的有效时长大于或等于所述目标存储体组选择信号的有效时长。2.如权利要求1所述的列控制电路，其特征在于，所述控制信号产生电路包括：多个目标信号产生电路，每一所述目标信号产生电路与一存储体组相对应，每一所述存储体组与一所述目标存储体组选择信号相对应；与每一所述存储体组相对应的每一所述目标信号产生电路被配置为，接收所述列选择起始信号、所述复位信号、所述列选择终止信号以及与所述存储体组相对应的所述目标存储体组选择信号，并输出与所述存储体组相对应的所述目标列选择起始信号、所述目标列选择窗口信号以及所述目标列选择终止信号。3.如权利要求2所述的列控制电路，其特征在于，所述目标信号产生电路包括：起始信号产生电路，被配置为，接收所述列选择起始信号与所述目标存储体组选择信号并进行所述第一与运算，生成并输出所述目标列选择起始信号；复位信号产生电路，被配置为，接收所述复位信号与所述目标存储体组选择信号并进行逻辑运算，生成并输出目标复位信号；窗口信号产生电路，被配置为，基于所述目标复位信号、所述目标存储体组选择信号以及所述目标列选择起始信号，输出所述目标列选择窗口信号，其中，从所述目标列选择起始信号有效开始，直至所述目标复位信号有效开始，所述目标列选择窗口信号处于有效状态，且所述目标复位信号处于有效状态期间，所述目标列选择窗口信号处于无效状态；终止信号产生电路，被配置为，接收所述目标列选择窗口信号以及所述列选择终止信号并进行所述第二与运算，生成并输出所述目标列选择终止信号。4.如权利要求3所述的列控制电路，其特征在于，所述起始信号产生电路包括：第一与非门，两个输入端分别接收所述目标存储体组选择信号以及所述列选择起始信号；第一反相器，输入端连接所述第一与非门的输出端，输出端输出所述目标列选择起始信号。5.如权利要求3所述的列控制电路，其特征在于，所述复位信号产生电路包括：第二反相器，输入端接收所述目标存储体组选择信号，输出端输出所述目标存储体组
选择信号的反相信号；第一与门，一输入端连接所述第二反相器的输出端，一输入端接收所述复位信号，输出端输出所述目标复位信号。6.如权利要求3所述的列控制电路，其特征在于，所述窗口信号产生电路包括：第一D触发器，所述第一D触发器的数据输入端接收所述目标存储体组选择信号，所述第一D触发器的时钟端接收所述目标列选择起始信号或者所述列选择起始信号，所述第一D触发器的复位端接收所述目标复位信号，所述第一D触发器的正相输出端输出所述目标列选择窗口信号。7.如权利要求6所述的列控制电路，其特征在于，所述第一D触发器还具有反相时钟触发端，所述反相时钟触发端接收所述目标列选择起始信号或者所述列选择起始信号的反相信号。8.如权利要求3所述的列控制电路，其特征在于，所述终止信号产生电路包括：第二与非门，一输入端接收所述目标列选择窗口信号，另一输入端接收所述列选择终止信号；第三反相器，输入端连接所述第二与非门的输出端，输出端输出所述目标列选择终止信号。9.如权利要求1所述的列控制电路，其特征在于，所述第二延迟量与所述第一延迟量满足：2T≤t2
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t1，其中，t2为所述第二延迟量，t1为所述第一延迟量，2T为所述列选择起始信号的有效时长，T为1个时钟周期。10.如权利要求1所述的列控制电路，其特征在于，所述延迟控制电路还被配置为，接收延迟选择信号，并基于所述延迟选择信号，调节所述第一延迟量和所述第二延迟量。11.如权利要求10所述的列控制电路，其特征在于，所述延迟选择信号包括第一延迟选择信号以及第二延迟选择信号；所述延迟控制电路包括：延迟电路，具有输入节点以及N个输出节点，被配置为，经由所述输入节点接收所述列选择起始信号，并经由N个所述输出节点输出N个延迟信号，其中，N个所述输出节点包括按自然数递增顺序排布的第1输出节点至第N输出节点，且所述第1输出节点至所述第N输出节点各自输出的N个所述延迟信号相对于所述列选择起始信号的延迟量依次递增，N为大于等于2的自然数；第一选通电路，连接m个所述输出节点，具有第一输...

【专利技术属性】
技术研发人员：王子健，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：