用于将比原生支持的数据宽度更宽的数据原子地存储到存储器的处理器、方法、系统和指令技术方案

处理器包括对应于给定逻辑处理器的数据寄存器的最宽集合。最宽集合的数据寄存器的每个具有以位计的第一宽度。对应于给定逻辑处理器的解码单元要解码指定最宽集合的数据寄存器的指令，并且要解码原子存储到存储器指令。原子存储到存储器指令要指示要具有以位计的第二宽度的数据，所述以位计的第二宽度比以位计的第一宽度更宽。原子存储到存储器指令要指示与存储器位置关联的存储器地址信息。执行单元与解码单元耦合。执行单元响应于原子存储到存储器指令，要将指示的数据原子地存储到存储器位置。器位置。器位置。

【技术实现步骤摘要】
用于将比原生支持的数据宽度更宽的数据原子地存储到存储器的处理器、方法、系统和指令


[0001]本文描述的实施例一般涉及处理器。具体地，本文描述的实施例一般涉及保证处理器中的存储原子性。

技术介绍

[0002]许多处理器具有单指令多数据(SIMD)架构。在SIMD架构中，打包数据指令、矢量指令或SIMD指令可以同时或并行地在多个数据元素或多个数据元素对上进行操作。处理器可以具有响应于打包数据指令的并行执行硬件，以同时或并行地执行多个操作。
[0003]可以将多个数据元素打包在一个寄存器内作为打包数据或矢量数据。在打包数据中，其它存储位置或寄存器的位可以逻辑地划分成数据元素序列。例如，128位宽打包数据寄存器可以具有两个64位宽数据元素、四个32位数据元素、八个16位数据元素或十六个8位数据元素。数据元素的每个可以表示单独的独立数据片(例如，像素颜色、复数的分量等)，可以单独地和/或独立于其余的数据元素来对其操作。
附图说明
[0004]通过参考用于示出实施例的以下描述和附图，可以最好地理解本专利技术。在附图中：图1是处理器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种处理器，包括：多个高速缓冲存储器；对指令进行解码的解码电路模块，所述指令用于提供信息以寻址源存储器位置并用于提供信息以寻址目的地存储器位置；与所述解码电路模块耦合的执行电路模块，所述执行电路模块用于执行对应于所述指令的操作，包括用于原子地存储第一数据，其包括从所述源存储器位置加载到所述目的地存储器位置的数据；和与所述执行电路模块耦合的状态寄存器，其中状态信息将被存储在所述状态寄存器的一个位中，所述状态信息指示所述第一数据是否已被存储到所述目的地存储器位置。2.如权利要求1所述的处理器，其中所述状态信息指示所述第一数据是否已被装置接受。3.如权利要求1所述的处理器，其中所述状态信息将基于与到所述目的地存储器位置的所述第一数据的所述原子存储相关的响应的接收来存储。4.如权利要求1所述的处理器，其中所述目的地存储器位置对应于针对装置的工作提交队列。5.如权利要求4所述的处理器，其中所述工作提交队列是共享工作提交队列。6.如权利要求4所述的处理器，其中所述工作提交队列是内存映射输入输出(MMIO)共享工作队列寄存器。7.如权利要求4所述的处理器，其中所述第一数据用于将工作分配给所述装置。8.如权利要求4所述的处理器，其中所述装置是存储控制器。9.如权利要求1所述的处理器，其中所述指令是用于向装置提交工作的工作提交指令。10.如权利要求1所述的处理器，其中所述目的地存储器位置在内存映射输入输出(MMIO)范围内。11.如权利要求1所述的处理器，其中所述第一数据绕过所述多个高速缓冲存储器，而不管所述目的地存储器位置的存储器类型如何。12.如权利要求1所述的处理器，其中所述原子存储的成功完成要求所述目的地存储器位置是64字节对齐的。13.如权利要求1所述的处理器，其中所述执行电路模块用于防止比所述指令更年轻的存储数据与所述第一数据合并。14.如权利要求1所述的处理器，其中用于提供所述信息以寻址所述目的地存储器位置的所述指令用于指定通用寄存器，所述通用寄存器具有要与来自段寄存器的地址信息进行组合的地址信息。15.如权利要求1所述的处理器，其中所述第一数据为512位。16.如权利要求1所述的处理器，其中所述第一数据为256位。17.一种处理器，包括：多个高速缓冲存储器；用于解码将工作提交给装置的指令的解码电路模块，所述指令用于提供信息以寻址源存储器位置并用于提供信息以寻址针对该装置的内存映射输入输出(MMIO)工作提交队列中的位置；以及
与所述解码电路模块耦合的执行电路模块，所述执行电路模块用于执行对应于所述指令的操作，包括用于原子地存储第一数据，其包括从所述源存储器位置加载到所述针对该装置的MMIO工作提交队列中的位置的数据，以用于将工作分配给所述装置。18.如权利要求17所述的处理器，其中所述MMIO工作提交队列是共享的MMIO工作提交队列。19.如权利要求17所述的处理器，其中所述第一数据绕过所述多个高速缓冲存储器，而不管所述MMIO工作提交队列中的所述位置的存储器类型如何。20.如权利要求17所述的处理器，其中所述原子存储的成功完成要求所述MMIO工作提交队列中的所述位置是64字节对齐的。21.如权利要求17所述的处理器，其中所述执行电路模块用于防止比所述指令更年轻的存储数据与所述第一数据合并。22.如权利要求17所述的处理器，其中所述装置是加速器装置。23.如权利要求17所述的处理器，还包括与所述执行电路模块耦合的状态寄存器，其中状态信息将被存储在所述状态寄存器的一个位中，所述状态信息指示所述第一数据是否已被存储到所述MMIO工作提交队列中的所述位置。24.如权利要求23所述的处理器，其中所述状态信息指示所述第一数据是否已被所述装置接受。25.如权利要求23所述的处理器，其中所述装置用于将所述状态信息存储在所述状态寄存器的所述位中。26.如权利要求17所述的处理器，其中用于提供所述信息以寻址所述MMIO工作提交队列中的所述位置的指令用于指定通用寄存器，所述通用寄存器具有要与来自段寄存器的地址信息进行组合的地址信息。27.如权利要求17所述的处理器，其中所述第一数据为512位。28.如权利要求17所述的处理器，其中所述第一数据为256位。29.如权利要求17所述的处理器，其中所述装置是存储控制器。30.一种设备，包括：加速器装置；和与所述加速器装置耦合的处理器，所述处理器包括：多个高速缓冲存储器。用于对指令进行解码的解码电路模块，所述指令用于提供信息以寻址源存储器位置并用于提供信息以寻址目的地存储器位置；与所述解码电路模块耦合的执行电路模块，所述执行电路模块用于执行对应于所述指令的操作，包括用于原子地存储第一数据，其包括从所述源存储器位置加载到所述目的地存储器位置的数据；和与所述执行电路模块耦合的状态寄存器，其中状态信息将被存储在所述状态寄存器的一个位中，所述状态信息指示所述第一数据是否已被存储到所述目的地存储器位置。31.如权利要求30所述的设备，其中所述状态信息指示第一数据是否已经被加速器装置接受。32.如权利要求30所述的设备，其中所述状态信息将基于与到所述目的地存储器位置
的所述第一数据的所述原子存储相关的响应的接收来存储。33.如权利要求30所述的设备，其中所述目的地存储器位置对应于针对所述加速器装置的内存映射输入输出(MMIO)共享工作提交队列，并且其中所述第一数据用于将工作分配给所述加速器装置。34.如权利要求30所述的设备，其中所述第一数据绕过所述多个高速缓冲存储器，而不管所述目的地存储器位置的存储器类型如何，其中所述原子存储的成功完成要求所述目的地存储器位置是64字节对齐的，并且其中所述执行电路模块用于防止比所述指令更年轻的存储数据与所述第一数据合并。35.一种处理器，包括：多个高速缓冲存储器；用于获取原子存储到存储器指令的获取电路模块；和与所述获取电路模块耦合的解码电路模块，所述解码电路模块用于解码所述原子存储到存储器指令，所述原子存储到存储器指令具有用于指定64位寄存器的字段，其中所述64位寄存器是八个顺序64位寄存器中的第一个寄存器，所述八个顺序64位寄存器用于共同地存储一个512位数据；以及与所述解码电路模块耦合的执行电路模块，所述执行电路模块用于执行对应于所述原子存储到存储器指令的操作，包括用于绕过所述多个高速缓冲存储器，将所述512位数据原子地存储到一存储器位置；和将与所述512位数据的所述原子存储相关联的状态信息存储到所述处理器的寄存器中的存储器位置。36.如权利要求35所述的处理器，其中所述原子存储到存储器指令是用于将工作提交给装置的指令，并且其中所述状态信息指示到所述存储器位置的所述512位数据的所述存储已经被存储在所述装置的工作队列中。37.如权利要35求所述的处理器，其中所述状态信息基于接收到的与到所述存储...

【专利技术属性】
技术研发人员：V尚布霍格，SJ罗宾逊，CD布赖恩特，JW布兰特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：