硬件加速器制造技术

一种硬件加速器(4)包括直接存储器存取(DMA)系统(7、8)和处理元件(PE)的阵列(20)。每个PE(20a)包括两个数据输入端(40、41)和两个数据输出端(42、43)并且可以执行可选择的逻辑或算术运算。阵列(20)包括用于选择性地将PE的输出端连接到PE的输入端的可配置互连部(23)。第一数据缓冲器(21)包括：两个或更多个第一边缘循环寄存器(21a)，用于将DMA系统(7、8)连接到PE阵列(20)的第一边缘处的选定数据输入端。第二数据缓冲器(22)包括：两个或更多个第二边缘线性或循环移位寄存器，用于将PE阵列(20)的第二边缘的选定数据输出端连接到DMA系统。第二边缘的选定数据输出端连接到DMA系统。第二边缘的选定数据输出端连接到DMA系统。

【技术实现步骤摘要】
【国外来华专利技术】硬件加速器

技术介绍

[0001]本专利技术涉及具有处理元件的阵列的硬件加速器。
[0002]通用处理器用途极为广泛，但是在执行某些信号处理任务诸如计算快速傅立叶变换(FFT)时可能是缓慢的并且能源效率低下。数字信号处理器(DSP)可以更快但是仍然消耗相当多的能量；它们还占用相对较大的硅面积，使得它们成本高昂。固定数字逻辑(例如专用集成电路)可能是快速、高效和紧凑的，但不灵活，仅能提供一个固定任务。
[0003]为了缓解这些问题，已知提供了包括可重配置的相对简单的硬件处理元件(PE)的阵列的硬件加速器。例如，阵列可以具有64个PE，逻辑上排列成4
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16的矩形阵列。每个PE可以具有多个数据输入端(例如两个输入端)和多个数据输出端(例如两个输出端)，并且可以动态配置以对其输入数据执行选定的逻辑或算术运算。可配置互连部使一个PE的输出端可选择性地连接到另一个PE的输入端。数据可以沿着阵列的第一(例如顶部)边缘输入到PE，在多个时钟周期中按时钟从一个PE到下一个PE地经过PE阵列，并且沿着阵列的第二(例如底部)边缘输出。专用本地存储体可以位于本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种硬件加速器，包括：直接存储器存取系统，用于在所述硬件加速器和系统存储器之间传输数据；处理元件的阵列，每个处理元件包括两个数据输入端和两个数据输出端，并且被配置成对在一个或更多个数据输入端处接收到的输入数据执行可选择的逻辑或算术运算以在一个或更多个数据输出端处生成输出数据，其中，所述阵列包括沿着所述阵列的第一边缘的两个或更多个第一边缘处理元件的集合和沿着所述阵列的第二边缘的两个或更多个第二边缘处理元件的集合，所述第二边缘处理元件不同于所述第一边缘处理元件；可配置互连部，用于选择性地将相应的处理元件的输出端连接到相应的处理元件的输入端；第一数据缓冲器，包括两个或更多个第一边缘循环寄存器，每个第一边缘循环寄存器包括包含近端触发器和远端触发器的多个链式触发器，其中，每个第一边缘循环寄存器的远端触发器被布置成接收来自所述直接存储器存取系统的数据，以及其中，每个第一边缘循环寄存器的近端触发器可选择性地连接到所述第一边缘处理元件中的相应的一个第一边缘处理元件的数据输入端；以及第二数据缓冲器，包括两个或更多个第二边缘移位寄存器，每个第二边缘移位寄存器包括包含近端触发器和远端触发器的多个链式触发器，其中，每个第二边缘移位寄存器的近端触发器可选择性地连接到所述第二边缘处理元件中的相应的一个第二边缘处理元件的数据输出端，以及其中，每个第二边缘移位寄存器的远端触发器被布置成将数据输出到所述直接存储器存取系统。2.根据权利要求1所述的硬件加速器，其中，每个第一边缘循环寄存器是双向的，包括用于将数据从该循环寄存器的近端触发器直接传递到远端触发器的第一反馈路径，并且还包括用于将数据直接从该循环寄存器的远端触发器传递到近端触发器的第二反馈路径。3.根据权利要求1或2所述的硬件加速器，其中，每个第一边缘循环寄存器能够被独立地配置成使数据沿着从近端触发器到远端触发器的直接反馈路径在该循环寄存器轮回循环，或者不使数据在该循环寄存器轮回循环。4.根据前述权利要求中任一项所述的硬件加速器，被布置成使得所述第一数据缓冲器和第二数据缓冲器的一个或更多个寄存器的可配置子集能够被使能以进行移位，而所述第一数据缓冲器和第二数据缓冲器的剩余寄存器不进行移位。5.根据前述权利要求中任一项所述的硬件加速器，其中：所述第一边缘循环寄存器和第二边缘移位寄存器是双向的；每个第二边缘移位寄存器的远端触发器被布置成接收来自所述直接存储器存取系统的数据；每个第二边缘移位寄存器的近端触发器可选择性地连接到所述第二边缘处理元件中的相应的一个第二边缘处理元件的数据输入端；每个第一边缘循环寄存器的近端触发器可选择性地连接到所述第一边缘处理元件中的相应的一个第一边缘处理元件的数据输出端；以及每个第一边缘循环寄存器的远端触发器被布置成将数据输出到所述直接存储器存取系统。6.根据前述权利要求中任一项所述的硬件加速器，其中，所述可配置互连部和处理阵
列能够在第一配置中被配置成处理从所述第一边缘开始经过所述处理阵列而流到所述第二边缘的数据，并且能够在第二配置中被配置成处理从所述第二边缘开始经过所述处理阵列而流到所述第一边缘的数据。7.根据前述权利要求中任一项所述的硬件加速器，其中，所述第二边缘移位寄存器是循环寄存器。8.根据权利要求7所述的硬件加速器，其中，所述第一边缘循环寄存器和第二边缘循环寄存器均是双向的，并且能够被独立控制以进行移位或不进行移位。9.根据前述权利要求中任一项所述的硬件加速器，其中，每个第一边缘循环寄存器的近端触发器可选择性地配置成接收来自所述直接存储器存取系统的数据。10.根据前述权利要求中任一项所述的硬件加速器，其中，所述第一边缘循环寄存器和所述第二边缘移位寄存器都具有相同数目的寄存器。11.根据前...

【专利技术属性】
技术研发人员：瓦卡尔，
申请(专利权)人：北欧半导体公司，
类型：发明
国别省市：