一种数模接口时序控制电路制造技术

本申请公开了一种数模接口时序控制电路，包括：时钟发生器，时钟树，延迟处理模块，第一触发器及第二触发器。本方案基于延迟处理模块对时钟发生器生成的初始时钟信号进行了延迟，保障了用于存储输入数据的第一触发器的时钟信号与用于输出数据的第二触发器的时钟信号同步，避免了由于数模接口时序问题，导致数字端的输出数据与模拟端的输入数据不一致。端的输出数据与模拟端的输入数据不一致。端的输出数据与模拟端的输入数据不一致。

【技术实现步骤摘要】
一种数模接口时序控制电路


[0001]本申请涉及电子电路
，尤其涉及一种数模接口时序控制电路。

技术介绍

[0002]随着集成电路技术的发展，数模混合电路的应用越来越广泛，而在数模混合电路的设计中，时钟信号是数据传输的基准，时钟同步对电路的功能和性能起着决定性的作用。
[0003]目前，在数模混合电路中，主要通过优化时钟树结构，优化时钟树综合等，来减小时钟信号到达数字端的延时，以提高时钟同步性能，但是无论采用哪一种方式，其实现电路都较为复杂。

技术实现思路

[0004]有鉴于此，本申请提供一种数模接口时序控制电路，其具体方案如下：
[0005]一种数模接口时序控制电路，包括：
[0006]时钟发生器，用于生成高速时钟信号及初始时钟信号；
[0007]时钟树，与所述时钟发生器连接，用于获得所述时钟发生器生成的所述初始时钟信号，基于所述初始时钟信号获得实际时钟信号；
[0008]延迟处理模块，与所述时钟发生器及所述时钟树相连，用于获得所述高速时钟信号、初始时钟信号及实际时钟信号，基于所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数模接口时序控制电路，其特征在于，包括：时钟发生器，用于生成高速时钟信号及初始时钟信号；时钟树，与所述时钟发生器连接，用于获得所述时钟发生器生成的所述初始时钟信号，基于所述初始时钟信号获得实际时钟信号；延迟处理模块，与所述时钟发生器及所述时钟树相连，用于获得所述高速时钟信号、初始时钟信号及实际时钟信号，基于所述高速时钟信号对所述初始时钟信号进行延迟调节，获得与所述实际时钟信号同步的延迟时钟信号；第一触发器，与所述延迟处理模块及外接电路连接，用于获得外接电路输入的输入数据及所述延迟时钟信号，基于所述延迟时钟信号存储所述输入数据，获得第一输出信号；第二触发器，与所述第一触发器及所述时钟树连接，用于获得所述第一输出信号及所述实际时钟信号，基于所述实际时钟信号存储所述第一输出信号，获得第二输出信号。2.根据权利要求1所述的电路，其特征在于，所述高速时钟信号的频率是所述初始时钟信号的频率的倍数。3.根据权利要求1所述的电路，其特征在于，所述延迟处理模块，包括：第一采样器，与所述时钟树及所述时钟发生器连接，用于获得所述实际时钟信号及所述高速时钟信号，通过所述高速时钟信号对所述实际时钟信号进行采样，获得第一采样结果；第二采样器，与所述时钟发生器连接，用于获得所述高速时钟信号及初始时钟信号，通过所述高速时钟信号对所述初始时钟信号进行采样，获得第二采样结果；比较器，与所述第一采样器及第二采样器连接，用于获得第一采样结果及第二采样结果，基于所述第一采样结果及第二采样结果获得在所述初始时钟信号的一个周期内，所述第一采样器的第一采样个数与所述第二采样器的第二采样个数的差值；延迟调节模块，与所述比较器及时钟发生器连接，获得所述比较器输出的差值，基于所述高速时钟信号及差值对所述初始时钟信号进行延迟调节，获得与所述实际时钟信号同步的延迟时钟信号。4.根据权利要求3所述的电路，其特征在于，所述第一采样器分别与所述时钟树及所述时钟发生器连接，包括：所述第一采样器的输入端与所述时钟树的输出端连接，所述第一采样器的控制端与所述时钟发生器的第一输出端连接，所述第一采样器的输出端与所述比较器的第一输入端连接；其中，所述时钟发生器的第一输出端用于输出高速时钟...

【专利技术属性】
技术研发人员：皮德义，郑慧，张鑫，
申请(专利权)人：新港海岸北京科技有限公司，
类型：发明
国别省市：