基于DMA架构的MN实现方法、装置、设备及存储介质制造方法及图纸

本发明专利技术实施例提供一种基于DMA架构的MN实现方法、装置、设备及存储介质，涉及神经网络技术领域。输入MN单元中的输入数据和掩码数据的有效数据点是相同的，所以以队列形式存储输入数据和掩码数据，可以使得两种数据中的有效数据点可以根据队列位数一一对应，从而形成待用数据对；掩码数据可以有零和非零两种结果，由此可以根据掩码数据对输入数据的有效数据进行筛选，筛选其中非零掩码对应的输入数据作为有效数据输出。由此，可以降低对复杂数据的整理和筛选的难度，提高数据筛选和搬运的精确度及通用性。及通用性。及通用性。

【技术实现步骤摘要】
基于DMA架构的MN实现方法、装置、设备及存储介质


[0001]本专利技术涉及神经网络
，尤其涉及一种基于DMA架构的MN实现方法、装置、设备及存储介质。

技术介绍

[0002]深度学习在图像处理、模式识别、语音识别、自然语言等领域具有广泛的应用。但是深度学习需要处理大量的数据，随着深度学习的发展，对处理器的要求也变得越来越高，传统的处理器已经很难满足深度学习的计算需求。
[0003]目前适用于深度学习加速的处理器主要包括以NVIDIA GPGPU(英伟达通用图形处理器General
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Purpose Graphics Processing Unit)为代表的SIMT(单指令多线程，Single Instruction Multiple Threads)架构以及以Google TPU(张量处理器，Tensor Processing Unit)为代表的专用神经网络处理器。但是，现有的处理器在对复杂数据进行整理和筛选时，处理器的性能功耗比较差或者通用性比较差，从而导致其对于复杂数据的处理难度高。
[0004]因此，如何降低目前神经网络处理器对于复杂数据的处理难度成为目前亟待解决的技术问题。

技术实现思路

[0005]本专利技术实施例提供了一种基于DMA架构的MN实现方法、装置、设备及存储介质，旨在降低目前神经网络处理器对于复杂数据的处理难度。
[0006]第一方面，本专利技术实施例提供一种基于DMA架构的MN实现方法，包括：
[0007]基于MN指令，获取输入数据和掩码数据，生成数据队列和掩码队列；其中，所述数据队列和所述掩码队列的队列位数一一对应；
[0008]基于所述数据队列和所述掩码队列的对应关系，获得至少一个待用数据对；其中，所述待用数据对中包含一个所述输入数据和一个所述掩码数据，所述待用数据对中的所述输入数据和所述掩码数据对应同一队列位数；
[0009]在所述待用数据对中存在非零掩码时，输出所述非零掩码对应的所述输入数据，获得有效数据。
[0010]第二方面，本专利技术实施例还提供一种基于DMA架构的MN实现装置，所述基于DMA架构的MN实现装置包括：
[0011]数据获取模块，用于基于MN指令，获取输入数据和掩码数据，生成数据队列和掩码队列；其中，所述数据队列和所述掩码队列的队列位数一一对应；
[0012]数据配对模块，用于基于所述数据队列和所述掩码队列的对应关系，获得至少一个待用数据对；其中，所述待用数据对中包含一个所述输入数据和一个所述掩码数据，所述待用数据对中的所述输入数据和所述掩码数据对应同一队列位数；
[0013]数据筛选模块，用于在所述待用数据对中存在非零掩码时，输出所述非零掩码对
应的所述输入数据，获得有效数据。
[0014]第三方面，本专利技术实施例还提供一种计算机设备，所述计算机设备包括处理器、存储器、存储在所述存储器上并可被所述处理器执行的计算机程序以及用于实现所述处理器和所述存储器之间的连接通信的数据总线，其中所述计算机程序被所述处理器执行时，实现如本专利技术说明书提供的任一项基于DMA架构的MN实现方法。
[0015]第四方面，本专利技术实施例还提供一种存储介质，用于计算机可读存储，所述存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现如本专利技术说明书提供的任一项基于DMA架构的MN实现方法。
[0016]本专利技术实施例提供一种基于DMA架构的MN实现方法、装置、设备及存储介质，所述方法基于MN指令，获取输入数据和掩码数据，生成数据队列和掩码队列；其中，所述数据队列和所述掩码队列的队列位数一一对应；基于所述数据队列和所述掩码队列的对应关系，获得至少一个待用数据对；其中，所述待用数据对中包含一个所述输入数据和一个所述掩码数据，所述待用数据对中的所述输入数据和所述掩码数据对应同一队列位数；在所述待用数据对中存在非零掩码时，输出所述非零掩码对应的所述输入数据，获得有效数据。通过上述方式，输入MN单元中的输入数据和掩码数据的有效数据点是相同的，所以以队列形式存储输入数据和掩码数据，可以使得两种数据中的有效数据点可以根据队列位数一一对应，从而形成待用数据对；掩码数据可以有零和非零两种结果，由此可以根据掩码数据对输入数据的有效数据进行筛选，筛选其中非零掩码对应的输入数据作为有效数据输出。由此，可以降低对复杂数据的整理和筛选的难度，提高数据筛选和搬运的精确度及通用性。
附图说明
[0017]为了更清楚地说明本申请实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0018]图1是本专利技术实施例提供的一种基于DMA架构的MN实现方法的流程示意图；
[0019]图2为本实施例提供的一种MN单元架构示意图；
[0020]图3是本专利技术实施例提供的另一种基于DMA架构的MN实现方法的流程示意图；
[0021]图4为本实施例提供的一种非零坐标收集指令处理流程示意图；
[0022]图5是本申请实施例提供的一种基于DMA架构的MN实现装置的示意性框图；
[0023]图6是本专利技术实施例提供的一种计算机设备的结构示意性框图。
具体实施方式
[0024]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0025]附图中所示的流程图仅是示例说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解、组合或部分合并，因此实际执行的顺序有可能根据实际情况改变。
[0026]应当理解，在此本专利技术说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本专利技术。如在本专利技术说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
[0027]深度学习在图像处理、模式识别、语音识别、自然语言等领域具有广泛的应用。但是深度学习需要处理大量的数据，随着深度学习的发展，对处理器的要求也变得越来越高，传统的处理器已经很难满足深度学习的计算需求。
[0028]目前适用于深度学习加速的处理器主要包括以NVIDIA GPGPU(英伟达通用图形处理器General
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Purpose Graphics Processing Unit)为代表的SIMT(单指令多线程，Single Instruction Multiple Threads)架构以及以Google TPU(张量处理器，Tensor Processing Unit)为代本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于DMA架构的MN实现方法，其特征在于，所述方法包括：基于MN指令，获取输入数据和掩码数据，生成数据队列和掩码队列；其中，所述数据队列和所述掩码队列的队列位数一一对应；基于所述数据队列和所述掩码队列的对应关系，获得至少一个待用数据对；其中，所述待用数据对中包含一个所述输入数据和一个所述掩码数据，所述待用数据对中的所述输入数据和所述掩码数据对应同一队列位数；在所述待用数据对中存在非零掩码时，输出所述非零掩码对应的所述输入数据，获得有效数据。2.根据权利要求1所述的基于DMA架构的MN实现方法，其特征在于，所述MN指令包括掩码收集指令和非零坐标收集指令。3.根据权利要求2所述的基于DMA架构的MN实现方法，其特征在于，在所述MN指令为所述非零坐标收集指令时，所述基于MN指令，获取输入数据和掩码数据，生成数据队列和掩码队列，包括：基于坐标产生单元，计算所述非零坐标收集指令中每个有效数据点的对应坐标，生成坐标数据；获取所述输入数据和所述坐标数据，基于所述输入数据，生成所述掩码队列；基于所述坐标数据，生成所述数据队列。4.根据权利要求1所述的基于DMA架构的MN实现方法，其特征在于，所述基于所述数据队列和所述掩码队列的对应关系，获得至少一个待用数据对，包括：将所述输入数据和所述掩码数据输入到过滤单元；基于所述过滤单元中的数据选择器，将对应同一所述队列位数的所述输入数据和所述掩码数据输入到同一个过滤子单元中，获得至少一个所述待用数据对。5.根据权利要求4所述的基于DMA架构的MN实现方法，其特征在于，所述基于所述数据队列和所述掩码队列的对应关系，获得至少一个待用数据对之后，还包括：基于所述过滤子单元，筛选所述待用数据对中的零值掩码和非零掩码，以在所述至少一个所述待用数据对中确定所述有效数据。6.根据权利要求1所述的基于DMA架构的MN实现方法，其特征在于，所述在所述待用数据对中存在非零掩码...

【专利技术属性】
技术研发人员：薛雨楠，
申请(专利权)人：北京算能科技有限公司，
类型：发明
国别省市：