一种具有减小电荷泄露的CMOS器件及其制备方法技术

本发明专利技术提供一种具有减小电荷泄露的CMOS器件及其制备方法，涉及半导体器件制造技术领域。该具有减小电荷泄露的CMOS器件，包括P型衬底、阳极、NMOS区和PMOS区，所述阳极固定连接在P型衬底的底部，所述PMOS区上端设置有n阱区，所述n阱区上端内部设置有PMOS源漏掺杂区和PMOS轻掺杂漏区，所述NMOS区上端内部设置有NMOS源漏掺杂区和NMOS轻掺杂漏区，所述PMOS轻掺杂漏区上端设置有PMOS栅极。本发明专利技术中，能够简化制备工艺，并且使杂质离子能够与更多的半导体衬底晶格原子发生碰撞，增加半导体衬底上表面的非晶态，有助于NMOS区与PMOS区的浅结，改善短沟道效应，从而有助于减少源掺杂区以及漏掺杂区之间的沟道漏电流效应，有效增加CMOS器件的击穿电压。器件的击穿电压。器件的击穿电压。

【技术实现步骤摘要】
一种具有减小电荷泄露的CMOS器件及其制备方法


[0001]本专利技术涉及半导体器件制造
，具体为一种具有减小电荷泄露的CMOS器件及其制备方法。

技术介绍

[0002]在集成电路制造主流工艺中，栅极侧墙通常采用氮化硅材料，而光刻工艺中使用的光刻胶对含氮材料较为敏感，氮化硅材料容易引起光刻胶变性从而产生倒角现象。现有工艺为了解决倒角现象，通常在光刻之前采用氧气等离子体进行界面处理。
[0003]随着半导体技术的发展，在0.18μm及以下技术节点工艺中存在的逻辑CMOS器件，通常在形成多晶硅栅后，在形成栅极侧墙之前会通过轻掺杂漏区离子注入来提高器件的击穿电压、降低漏端引入的势垒降低效应、改善短沟道效应等作用，然后形成栅极侧墙，最后进行源漏区离子注入及离子注入后进行退火处理。
[0004]在现有工艺中，轻掺杂漏区离子注入与源漏区离子注入各需要一个掩膜版以形成图形化的掩膜层，而后进行离子注入形成对应的掺杂区，该方法的工艺复杂且生产成本较高。
[0005]因此，本领域技术人员提供了一种具有减小电荷泄露的CMOS器件及其制备本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有减小电荷泄露的CMOS器件，包括P型衬底(100)、阳极(101)、NMOS区(102)和PMOS区(103)，其特征在于：所述阳极(101)固定连接在P型衬底(100)的底部，所述PMOS区(103)上端设置有n阱区(201)，所述n阱区(201)上端内部设置有PMOS源漏掺杂区(202)和PMOS轻掺杂漏区(203)，所述NMOS区(102)上端内部设置有NMOS源漏掺杂区(205)和NMOS轻掺杂漏区(204)，所述PMOS轻掺杂漏区(203)上端设置有PMOS栅极(207)，所述NMOS轻掺杂漏区(204)上端设置有NMOS栅极(206)，所述NMOS区(102)和PMOS区(103)上端均设置有B区接头(301)、D区接头(302)、G区接头(303)和S区接头(304)，所述B区接头(301)与PMOS源漏掺杂区(202)、NMOS源漏掺杂区(205)电性连接，所述D区接头(302)和S区接头(304)与PMOS轻掺杂漏区(203)、NMOS轻掺杂漏区(204)电性连接，所述G区接头(303)与NMOS栅极(206)、PMOS栅极(207)电性连接。2.根据权利要求1所述的一种具有减小电荷泄露的CMOS器件，其特征在于：所述NMOS区(102)和PMOS区(103)分别与NMOS栅极(206)和PMOS栅极(207)的下端电性连接。3.根据权利要求1所述的一种具有减小电荷泄露的CMOS器件，其特征在于：所述B区接头(301)、D区接头(302)、G区接头(303)和S区接头(304)上端均连接有接线端头(305)。4.根据权利要求1所述的一种具有减小电荷泄露的CMOS器件，其特征在于：所述P型衬底(100)上端内部设置有驰豫SiGe过渡层，所述驰豫SiGe过渡层包裹在NMOS区(102)和PMOS区(103)外部。5.根据权利要求4所述的一种具有减小电荷泄露的CMOS器件及其制备方法，其特征在于：所述驰豫SiGe过渡层中NMOS区(102)的Ge含量大于PMOS区(103)的Ge含量，所述驰豫SiGe过渡层中的NMOS区(102)和PMOS区(103)通过选择性外延形成。6.一种具有减小电荷泄露的CMOS器件的制备方法，其特征在于：包括以下步骤：S1.提供P型衬底采用半导体衬底材料制作P型衬底(100)，P型衬底(100)包括NMOS区(102)与PMOS区(103)，并且在NMOS...

【专利技术属性】
技术研发人员：郭虎，王照新，李建伟，蔡彩银，
申请(专利权)人：北京炎黄国芯科技有限公司，
类型：发明
国别省市：