半导体封装结构及其制造方法技术

本发明专利技术涉及半导体封装技术领域，提供了一种半导体封装结构及其制造方法，该半导体封装结构包括：框架，具有基岛及多个引脚；多个半导体芯片，上表面设有多个焊盘；多个引线，电性连接多个焊盘与多个引脚；封装胶体，包覆框架、多个半导体芯片和多个引线，其中，基岛上设置有多个具有不同高度的承载平台，多个半导体芯片分别设置在多个承载平台上，且至少部分半导体芯片的上表面之间具有大于等于预定高度的高度差。本发明专利技术能够在进行引线键合时错开打线并降低线弧高度，减小了不同引线之间以及引线与焊垫之间的短路风险和线弧过高、不稳定导致的引线脱落风险，有利于提高封装的键合能力和塑封料结合力，提高了产品良率。提高了产品良率。提高了产品良率。

【技术实现步骤摘要】
半导体封装结构及其制造方法


[0001]本专利技术涉及半导体封装
，具体涉及一种半导体封装结构及其制造方法。

技术介绍

[0002]在传统的诸如方形扁平无引脚封装(QFN，Quad Flat No
‑
lead Package)等封装工艺过程中，半导体芯片一般先通过导电胶或者不导电胶固定安置在金属引线框或有机基板的芯片乘载区(俗称基岛)上方，再通过金属丝的键合方式，将半导体芯片与相应的金属引线框或有机基板的引脚进行相互键合，之后经过塑封料塑封的过程形成能保护半导体芯片的组件。
[0003]在电源管理芯片中，为了提高封装密度，往往需要将控制芯片与功率器件通过多芯片封装工艺集成在同一电子封装件中。而目前将多个芯片/元器件合封一起时主要采用低成本的QFN封装，以便于较大的提高封装的可用率，简化电路设计。随着多芯片封装的普遍应用，越来越多的复杂设计出现，使得跨芯片、多焊盘、多引脚的打线设计成了目前多芯片封装工艺中的常态，封装键合技术的难度越来越大。
[0004]现有的多芯片封装结构中，当芯片尺寸较大时，芯片的摆放位置在设计规则的约束下基本固定，调整空间较小，再加上打线根数数量多、密，容易使得跨芯片打线时跨度过大，线弧过长，进而在键合时容易出现线弧尾部不稳定，引线贴到芯片的风险，也容易造成封装结构分层、键合短路的风险，影响产品良率。
[0005]因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

技术实现思路

[0006]大的芯片封装，成本比其它小封装要高，键合丝数量多，打线复杂，一旦出错，不好弥补，只能全部报废，成本太高。为了解决现有多芯片封装键合技术的困难，提高产品良率，本专利技术提供了一种半导体封装结构及其制造方法，能够降低键合困难，提高键合良率和封装可靠性，同时也可以降低弧高和打线长度，减少金丝/铜丝损耗，从而节省成本，增加封装的可塑性。
[0007]根据本专利技术第一方面，提供了一种半导体封装结构，包括：框架，具有基岛及设置在所述基岛周边并与所述基岛分离的多个引脚；
[0008]多个半导体芯片，固定设置在所述基岛上，所述多个半导体芯片的上表面设有多个焊盘；
[0009]多个引线，电性连接所述多个焊盘与所述多个引脚；
[0010]封装胶体，包覆所述框架、所述多个半导体芯片和所述多个引线，
[0011]其中，所述基岛上设置有多个具有不同高度的承载平台，所述多个半导体芯片分别设置在多个承载平台上，且至少部分半导体芯片的上表面之间具有大于等于预定高度的高度差。
[0012]可选地，所述基岛的上表面蚀刻有凹槽，所述多个半导体芯片中的部分半导体芯
片固定设置在所述凹槽内。
[0013]可选地，所述基岛的上表面设置有具有一定高度的凸台，所述多个半导体芯片中的部分半导体芯片固定设置在所述凸台上。
[0014]可选地，所述基岛的数量为多个，所述基岛上设置的多个承载平台对应多个基岛，所述多个半导体芯片分别固定设置在多个基岛上，且所述多个基岛中至少部分基岛的厚度不同。
[0015]可选地，设置在所述凹槽内的半导体芯片与所述凹槽的至少一个槽壁之间具有间隙。
[0016]可选地，所述多个半导体芯片在水平方向上彼此间隔有预定距离。
[0017]可选地，所述多个半导体芯片通过导电胶贴附在对应的承载平台上。
[0018]可选地，所述多个引线包括至少一条第一引线，该第一引线的一端与所述多个半导体芯片中第一半导体芯片上表面的其中一个焊盘连接，该第一引线的另一端跨过所述多个半导体芯片中的第二半导体芯片与对应的引脚连接，其中，所述第一半导体芯片的上表面高于所述第二半导体芯片的上表面。
[0019]可选地，所述半导体封装结构为QFN封装结构。
[0020]根据本专利技术第二方面，提供了一种半导体封装结构的制造方法，包括：提供具有基岛及多个引脚的框架；
[0021]将多个半导体芯片固定设置在所述基岛上；
[0022]利用多个引线电性连接所述多个半导体芯片上表面的多个焊盘与所述多个引脚；
[0023]利用塑封料对所述框架、所述多个半导体芯片和所述多个引线进行塑封，
[0024]其中，所述基岛上设置有多个具有不同高度的承载平台，所述多个半导体芯片分别设置在多个承载平台上，且至少部分半导体芯片的上表面之间具有大于等于预定高度的高度差。
[0025]可选地，所述基岛的上表面蚀刻有凹槽，所述多个半导体芯片中的部分半导体芯片固定设置在所述凹槽内。
[0026]可选地，所述基岛的上表面设置有具有一定高度的凸台，所述多个半导体芯片中的部分半导体芯片固定设置在所述凸台上。
[0027]可选地，所述基岛的数量为多个，所述基岛上设置的多个承载平台对应多个基岛，所述多个半导体芯片分别固定设置在多个基岛上，且所述多个基岛中至少部分基岛的厚度不同。
[0028]本专利技术的有益效果至少包括：
[0029]本专利技术实施例通过在基岛上形成了多个具有不同高度的承载平台来分别承载多个芯片，使得多个芯片的键合面(即设置有焊盘的上表面)之间具有了一定的高度差，从而在进行引线键合时能够错开打线并降低线弧高度，减小了不同引线之间以及引线与焊垫之间的短路风险和线弧过高、不稳定导致的引线脱落风险，有利于提高键合良率，减少引线损耗及浪费，简化了电路设计；同时，对于大基岛设计等大尺寸封装来说，也提高了封装的键合能力和塑封填充时的结合力，提高了产品良率。
[0030]应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本专利技术。
附图说明
[0031]图1示出根据本专利技术实施例提供的半导体封装结构的俯视图；
[0032]图2示出根据本专利技术第一实施例提供的半导体封装结构的剖视图；
[0033]图3示出根据本专利技术第二实施例提供的半导体封装结构的剖视图；
[0034]图4示出根据本专利技术第三实施例提供的半导体封装结构的剖视图；
[0035]图5示出根据本专利技术第四实施例提供的半导体封装结构的剖视图；
[0036]图6示出根据本专利技术实施例提供的半导体封装结构的制造方法的流程示意图。
具体实施方式
[0037]为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的较佳实施例。但是，本专利技术可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本专利技术的公开内容的理解更加透彻全面。
[0038]本专利技术所公开的半导体封装结构可应用于例如QFN(Quad Fiat Nolead，方形扁平无引脚封装)、SOP(Small Outline Package，小尺寸封装)、ESOP(Exposed
‑
Pad SmallOutline Package，裸露焊盘的小外形封装)、DFN(dual flat No
‑
lead，双列扁平无本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装结构，其中，包括：框架，具有基岛及设置在所述基岛周边的多个引脚；多个半导体芯片，固定设置在所述基岛上，所述多个半导体芯片的上表面设有多个焊盘；多个引线，电性连接所述多个焊盘与所述多个引脚；封装胶体，包覆所述框架、所述多个半导体芯片和所述多个引线，其中，所述基岛上设置有多个具有不同高度的承载平台，所述多个半导体芯片分别设置在多个承载平台上，且至少部分半导体芯片的上表面之间具有大于等于预定高度的高度差。2.根据权利要求1所述的半导体封装结构，其中，所述基岛的上表面蚀刻有凹槽，所述多个半导体芯片中的部分半导体芯片固定设置在所述凹槽内。3.根据权利要求1或2所述的半导体封装结构，其中，所述基岛的上表面设置有具有一定高度的凸台，所述多个半导体芯片中的部分半导体芯片固定设置在所述凸台上。4.根据权利要求1所述的半导体封装结构，其中，所述基岛的数量为多个，所述基岛上设置的多个承载平台对应多个基岛，所述多个半导体芯片分别固定设置在多个基岛上，且所述多个基岛中至少部分基岛的厚度不同。5.根据权利要求2所述的半导体封装结构，其中，设置在所述凹槽内的半导体芯片与所述凹槽的至少一个槽壁之间具有间隙。6.根据权利要求1所述的半导体封装结构，其中，所述多个半导体芯片在水平方向上彼此间隔有预定距离。7.根据权利要求1所述的半导体封装结构，其中，所述多个半导体芯片通过导电胶贴附在对应的承载平台上。8.根据权利要求1所述的半导体封装结构，其中，所述多个引线包括至少...

【专利技术属性】
技术研发人员：束晨，
申请(专利权)人：杰华特微电子股份有限公司，
类型：发明
国别省市：