3D-IC基带芯片、堆叠芯片及数据处理方法技术

本发明专利技术公开了一种3D

【技术实现步骤摘要】
3D
‑
IC基带芯片、堆叠芯片及数据处理方法


[0001]本申请涉及芯片
，尤其涉及3D
‑
IC基带芯片、堆叠芯片及数据处理方法。

技术介绍

[0002]在现有技术中，基带芯片一般为集总式基带芯片。例如图1，芯片内部以集总的方式将CPU110、软核阵列120、加速器130等计算单元用总线互联，芯片外部采用分立的存储器(图中未示出)来存储数据。
[0003]基于此结构设计，若片内多个计算单元同时访问片外的存储器，则必然要在总线处排队，等待总线仲裁后才能按顺序访问存储器，降低了各计算单元的数据处理效率，进而导致基带芯片性能不佳。另外，使用片外分立的存储器，存取数据的效率低延迟高，进一步限制了基带芯片的性能。

技术实现思路

[0004]本专利技术提供了3D
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IC基带芯片、堆叠芯片及数据处理方法，用以解决现有技术中的基带芯片由于数据处理效率低导致性能不佳的技术问题。
[0005]根据本专利技术的第一方面，提供了一种3D
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IC基带芯片，包括：逻辑单元和存储单元，所述存储单元包括多个存储阵列，每一所述存储阵列上设置有凸点阵列；
[0006]所述逻辑单元包括多个路由节点以及多个网络节点，多个所述路由节点互连形成网络拓扑结构，每一所述路由节点对应连接一个所述网络节点，所述网络节点通过对应的凸点阵列连接对应的所述存储阵列。
[0007]根据本专利技术的3D
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IC基带芯片的一个优选实施方案，所述逻辑单元还包括存储控制器，所述存储控制器用于控制所述存储单元的至少部分所述存储阵列，所述存储控制器连接至少部分所述路由节点和/或至少部分所述网络节点，至少部分所述网络节点共用同一存储控制器存储访问至少部分所述存储阵列。
[0008]根据本专利技术的3D
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IC基带芯片的一个优选实施方案，所述逻辑单元还包括多个存储控制器，每一所述路由节点和/或每一所述网络节点连接一个所述存储控制器，所述网络节点分别利用各自对应的所述存储控制器存储访问所述存储控制器对应控制的所述存储阵列。
[0009]根据本专利技术的3D
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IC基带芯片的一个优选实施方案，所述逻辑单元还包括：缓冲器，所述缓冲器通过对应的凸点阵列连接所述存储单元，所述缓冲器用于将所述存储单元的电压转换为所述逻辑单元的电压；或者将所述逻辑单元的电压转换为所述存储单元的电压。
[0010]根据本专利技术的3D
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IC基带芯片的一个优选实施方案，所述网络节点为下述之一：软核、加速器、软核簇、加速器簇。
[0011]根据本专利技术的3D
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IC基带芯片的一个优选实施方案，任一所述网络节点通过自身连接的所述路由节点以及其余所述网络节点连接的所述路由节点，存储访问其余所述网络
节点对应的存储阵列；或者
[0012]任一所述网络节点通过自身连接的所述路由节点以及其余所述网络节点连接的所述路由节点，存储访问其余所述网络节点对应的软核、加速器、软核簇、加速器簇中至少之一。
[0013]根据本专利技术的3D
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IC基带芯片的一个优选实施方案，所述存储单元包括：DRAM单元和NVM单元；
[0014]所述网络节点通过第一凸点阵列连接所述DRAM单元对应的存储阵列，且所述网络节点通过第二凸点阵列连接所述NVM单元对应的存储阵列；
[0015]所述存储控制器包括：DRAM控制器和NVM控制器，DRAM控制器控制DRAM单元对应的存储阵列，NVM控制器控制NVM单元对应的存储阵列。
[0016]根据本专利技术的3D
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IC基带芯片的一个优选实施方案，
[0017]所述网络节点利用对应的所述DRAM控制器存储访问所述DRAM控制器对应控制的所述DRAM单元中的存储阵列；
[0018]所述所述网络节点利用对应的所述NVM控制器存储访问所述NVM控制器对应控制的所述NVM单元中的存储阵列。
[0019]本专利技术的第二方面，提供了一种堆叠芯片，包括上述任一方案的3D
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IC基带芯片；
[0020]处理器，与上述任一方案的3D
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IC基带芯片三维堆叠连接。
[0021]本专利技术的第三方面，提供了一种数据处理方法，所述数据处理方法应用于上述任一方案的3D
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IC基带芯片中，所述数据处理方法包括：
[0022]各网络节点接收各自的数据处理请求；
[0023]所述各网络节点基于各自的所述数据处理请求，分别通过自身对应的凸点阵列访问自身对应的存储阵列；和/或
[0024]所述各网络节点基于各自的所述数据处理请求，分别在网络拓扑结构中建立各自的通信路径访问各自的所述数据处理请求对应的存储阵列。
[0025]根据本专利技术的数据处理方法的一个优选实施方案，若至少部分所述网络节点连接同一存储控制器，所述方法还包括：
[0026]至少部分所述网络节点基于各自的所述数据处理请求，通过各自的通信路径到达同一所述存储控制器，并排队利用同一所述存储控制器访问各自的所述数据处理请求对应的存储阵列。
[0027]根据本专利技术的数据处理方法的一个优选实施方案，若所述各网络节点分别连接各自的存储控制器，所述方法还包括：
[0028]所述各网络节点基于各自的所述数据处理请求，通过各自的通信路径到达各自的所述数据处理请求对应的存储控制器，并分别利用各自的所述数据处理请求对应的所述存储控制器访问各自的所述数据处理请求对应的存储阵列。
[0029]根据本专利技术的数据处理方法的一个优选实施方案，所述方法还包括：
[0030]若所述数据处理请求对应的存储阵列属于DRAM单元，所述各网络节点在DRAM控制器的驱动下，通过第一凸点阵列访问所述DRAM单元中各自的所述数据处理请求对应的存储阵列；
[0031]若所述数据处理请求对应的存储阵列属于NVM单元，所述各网络节点在NVM控制器
的驱动下，通过第二凸点阵列访问所述NVM单元中各自的所述数据处理请求对应的存储阵列。
[0032]通过本专利技术的一个或者多个技术方案，本专利技术具有以下有益效果或者优点：
[0033]本专利技术提供了3D
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IC基带芯片、堆叠芯片及数据处理方法，通过在逻辑单元中构建网络拓扑结构连接各网络节点，使得各网络节点间的通信不再依靠总线仲裁，而是利用节点与节点之间进行通信，各网络节点能够在网络拓扑结构中并行建立各自的通信路径来访问其他网络节点对应的存储阵列且互不干扰，也无需排队等候，故能够提高数据处理效率。另外，将存储单元集成在片内并将其划分为多个存储阵列，则网络节点可通过对应的凸点阵列直接访问自身对应的存储阵列进行存取操作，故提高了从存储单元中存取数据的效率，进而提高了整个3D
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IC基带芯片的计算性能。
[0034]上述说明仅是本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种3D
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IC基带芯片，其特征在于，包括：逻辑单元和存储单元，所述存储单元包括多个存储阵列，每一所述存储阵列上设置有凸点阵列；所述逻辑单元包括多个路由节点以及多个网络节点，多个所述路由节点互连形成网络拓扑结构，每一所述路由节点对应连接一个所述网络节点，所述网络节点通过对应的凸点阵列连接对应的所述存储阵列。2.根据权利要求1所述的3D
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IC基带芯片，其特征在于，所述逻辑单元还包括存储控制器，所述存储控制器用于控制所述存储单元的至少部分所述存储阵列，所述存储控制器连接至少部分所述路由节点和/或至少部分所述网络节点，至少部分所述网络节点共用同一存储控制器存储访问至少部分所述存储阵列。3.根据权利要求2所述的3D
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IC基带芯片，其特征在于，所述逻辑单元还包括多个存储控制器，每一所述路由节点和/或每一所述网络节点连接一个所述存储控制器，所述网络节点分别利用各自对应的所述存储控制器存储访问所述存储控制器对应控制的所述存储阵列。4.根据权利要求2或3所述的3D
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IC基带芯片，其特征在于，所述逻辑单元还包括：缓冲器，所述缓冲器通过对应的凸点阵列连接所述存储单元，所述缓冲器用于将所述存储单元的电压转换为所述逻辑单元的电压；或者将所述逻辑单元的电压转换为所述存储单元的电压。5.根据权利要求4所述的3D
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IC基带芯片，其特征在于，所述网络节点为下述之一：软核、加速器、软核簇、加速器簇。6.根据权利要求5所述的3D
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IC基带芯片，其特征在于，任一所述网络节点通过自身连接的所述路由节点以及其余所述网络节点连接的所述路由节点，存储访问其余所述网络节点对应的存储阵列；或者任一所述网络节点通过自身连接的所述路由节点以及其余所述网络节点连接的所述路由节点，存储访问其余所述网络节点对应的软核、加速器、软核簇、加速器簇中至少之一。7.根据权利要求6所述的3D
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IC基带芯片，其特征在于，所述存储单元包括：DRAM单元和NVM单元；所述网络节点通过第一凸点阵列连接所述DRAM单元对应的存储阵列，且所述网络节点通过第二凸点阵列连接所述NVM单元对应的存储阵列；所述存储控制器包括：DRAM控制器和NVM控制器，DRAM控制器控制DRAM单元对应的存储阵列，NVM...

【专利技术属性】
技术研发人员：周小锋，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：