一种使能电路制造技术

本发明专利技术属于模拟集成电路技术领域，具体涉及一种使能电路。本发明专利技术提出了一种可兼顾两种使能形式的使能电路。通过先对使能信号的上升沿进行检测，直接控制芯片启动，与此同时对外部使能信号进行检测，若检测为电平信号，则使能信号无效后就关闭芯片；若检测为脉冲信号，则使能无效后仍保持芯片开启，直到检测到下一个使能信号的脉冲时再关闭芯片。个使能信号的脉冲时再关闭芯片。个使能信号的脉冲时再关闭芯片。

【技术实现步骤摘要】
一种使能电路


[0001]本专利技术属于模拟集成电路
，具体涉及一种使能电路。

技术介绍

[0002]使能控制信号几乎在所有的芯片应用中都是至关重要的，通常芯片外部会给进一个使能信号，芯片内部的使能电路将此信号处理后用来控制芯片整体开始工作。而传统的使能电路通常只能简单的处理电平信号，即外部使能信号为高电平就控制芯片启动，使能信号为低就控制芯片关闭。而在某些应用中，芯片外部没有条件产生持续的电平使能信号，只能产生一个脉冲信号进行使能，因此传统的使能电路无法适应这类应用。另外如果只是简单的用触发器来对外部使能信号的上升沿(或下降沿)进行检测，那么又很难保证在电平使能的应用场景下，使能信号从有效电平跳为无效电平后系统能够正常关闭。综上所述，传统的使能电路，无法兼顾电平使能和脉冲使能两种应用场景，应用范围较窄。

技术实现思路

[0003]针对传统使能电路无法兼顾电平使能和脉冲使能两种应用场景，本专利技术提出了一种可兼顾两种使能形式的使能电路。通过先对使能信号的上升沿进行检测，直接控制芯片启动，与此同时对外部使能信号进行检测，若检测为电平信号，则使能信号无效后就关闭芯片；若检测为脉冲信号，则使能无效后仍保持芯片开启，直到检测到下一个使能信号的脉冲时再关闭芯片。
[0004]本专利技术的技术方案为：
[0005]一种使能电路，包括第一NMOS管MN1、第一电流源IB1、第二电流源IB2、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第一施密特触发器SMIT1、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第一或门OR1、第二或门OR2、第一或非门NOR1、第二或非门NOR2、第三或非门NOR3、第四或非门NOR4、第五或非门NOR5、比较器CMP、第一与非门NAND1、RAMP模块、第一T触发器和第二T触发器；其中，第一NMOS管MN1的栅极接使能信号，其漏极接第一电流源IB1的一端、第一电容C1的一端和第一施密特触发器SMIT1的输入端，第一NMOS管MN1的源极接第二电流源IB2的一端，第一电流源IB1的另一端接电源，第二电流源IB2的另一端、第一电容C1的另一端接地；第一施密特触发器SMIT1的输出端接第一反相器INV1的输入端，第一反相器INV1的输出端接第一或门OR1的一个输入端、第八反相器INV8的输入端和RAMP模块的一个输入端；第一或门OR1的另一个输入端接复位信号，第一或门OR1的输出端接第一或非门NOR1的一个输入端、第二反相器INV2的输入端和第一与非门NAND1的第一输入端；第二反相器INV2的输出端接第二电容C2的一端和第三反相器INV3的输入端，第三反相器INV3的输出端接第三电容C3的一端和第四反相器INV4的输入端，第四反相器INV4的输出端接第一或非门NOR1的另一个输入端、第一与非门NAND1的第二输入端；第二电容C2的另一端和第三电容C3的另一端接地；第一或非门NOR1的输出端接第一T触发
器的时钟信号输入端，第一T触发器的置位信号端接第五或非门NOR5的输出端，第一T触发器的反向输出端接第二或非门NOR2的一个输入端，第二或非门NOR2的另一个输入端接第三或非门NOR3的输出端；第一与非门NAND1的输出端接第二T触发器的时钟信号端，第二T触发器的置位信号端接第五或非门NOR5的输出端，第二T触发器的反向输出端接第三或非门NOR3的第一输入端，第三或非门NOR3的第二输入端接复位信号，第三或非门NOR3的第三输入端接第二或非门NOR2的输出端，第三或非门NOR3的输出端为使能电路的输出端；第一T触发器为上升沿有效，第二T触发器为下降沿有效；第八反相器INV8的输出端接第二或门OR2的一个输入端，第二或门OR2的另一个输入端接比较器的输出端，第二或门OR2的输出端接第一与非门NAND1的第三输入端；RAMP模块的另一个输入端接第三或非门NOR3的输出端，RAMP模块的输出端输出VRAMP电压到比较器的正输入端，比较器的负输入端接基准电压；第五反相器INV5的输入端接第三或非门NOR3的输出端，第五反相器INV5的输出端接第四电容C4的一端和第六反相器INV6的输入端，第六反相器INV6的输出端接第五电容C5的一端和第七反相器INV7的输入端，第七反相器INV7的输出端接第四或非门NOR4的一个输入端，第四电容C4的另一端和第五电容C5的另一端接地；第四或非门NOR4的另一个输入端接三或非门NOR3的输出端，第四或非门NOR4的输出端接第五或非门NOR5的一个输入端，第五或非门NOR5的另一个输入端接复位信号。
[0006]本专利技术的有益效果为：可以检测出外部使能信号是电平形式还是脉冲形式，从而可以兼顾两种使能模式。
附图说明
[0007]图1为本专利技术提出的使能电路。
具体实施方式
[0008]下面结合附图，对本专利技术技术方案进行详细描述：
[0009]如图1所示的电路即为所提出的使能电路。首先系统使能之前上电复位信号POR信号为高电平为整个系统提供初始电位，其中第三或非门的输出端即整个模块的输出信号START为低电平，保证芯片后续电路正确关闭；第四、五或非门的输出为低电平；第一触发器和第二触发器的置位信号！SET信号初始为低电平，对所述两个触发器进行置位，他们的反向输出！OUT1和！OUT2均为低电平，以确保不影响由第二或非门和第三或非门构成的锁存器的初始逻辑。然后仍然在系统使能之前，POR信号先从高电平变为低电平，由于此时START信号不变，因此第四或非门的输出仍然为低电平，导致！SET信号变为高电平，松开对第一、第二触发器的置位；其他信号不变。此时外部使能信号EN跳为高电平，控制第一NMOS管开启，而第二电流源比第一电流源的电流能力大，经过一定延迟后，第一反相器的输出端！EN_INT信号翻转为低电平代表此时认为外部使能信号目前为有效状态，此延迟时间可以防止EN信号的毛刺造成系统误动作；当信号！EN_INT翻转为低电平后，经过一定延迟第四反相器的输出端会由初始态的低电平翻转为高电平，因此会在第一或非门的输出端产生一个高电平的脉冲信号，此脉冲信号的上升沿会对第一触发器进行触发，导致其反向输出信号！OUT1从初始态的低电平翻转为高电平，而由于第一与非门至少都有一个输入端为低电平，因此其输出端仍然保持为高电平，第二触发器的反向输出端仍然保持为低电平，因此第一触发器的
输出端对由第二或非门和第三或非门所构成的锁存器进行置位，模块的输出信号START翻转为高电平，控制芯片开启。START信号翻转为高电平后，会控制RAMP模块的输出信号VRAMP开始以一定的斜率升高，如果VRAMP信号在升高到VREF电压时！EN_INT仍然为低电平，则认为外部使能信号为电平控制，此时比较器CMP的输出电压为高电平；如果VRAMP信号在升高到VREF电压之前！EN_INT信号就变回高电平，则认为此时使能信号为脉冲触发，拉低VRA本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种使能电路，其特征在于，包括第一NMOS管MN1、第一电流源IB1、第二电流源IB2、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第一施密特触发器SMIT1、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第一或门OR1、第二或门OR2、第一或非门NOR1、第二或非门NOR2、第三或非门NOR3、第四或非门NOR4、第五或非门NOR5、比较器CMP、第一与非门NAND1、RAMP模块、第一T触发器和第二T触发器；其中，第一NMOS管MN1的栅极接使能信号，其漏极接第一电流源IB1的一端、第一电容C1的一端和第一施密特触发器SMIT1的输入端，第一NMOS管MN1的源极接第二电流源IB2的一端，第一电流源IB1的另一端接电源，第二电流源IB2的另一端、第一电容C1的另一端接地；第一施密特触发器SMIT1的输出端接第一反相器INV1的输入端，第一反相器INV1的输出端接第一或门OR1的一个输入端、第八反相器INV8的输入端和RAMP模块的一个输入端；第一或门OR1的另一个输入端接复位信号，第一或门OR1的输出端接第一或非门NOR1的一个输入端、第二反相器INV2的输入端和第一与非门NAND1的第一输入端；第二反相器INV2的输出端接第二电容C2的一端和第三反相器INV3的输入端，第三反相器INV3的输出端接第三电容C3的一端和第四反相器INV4的输入端，第四反相器INV4的输出端接第一或非门NOR1的另一个输入端、第一与非门NAND1的第二输入端；第二电容C2的另一...

【专利技术属性】
技术研发人员：王卓，吴徽，何金阳，杨阳，周泽坤，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：