一种基于1T1R阵列的完备非易失布尔逻辑电路及其控制方法技术

本发明专利技术公开了一种基于1T1R阵列的完备非易失布尔逻辑电路及其控制方法，属于微电子器件技术领域，用于对输入的逻辑值P和/或逻辑值Q进行逻辑运算；其中，忆阻器M1的输入阻态由逻辑输入Q来决定，输入电压固定为

【技术实现步骤摘要】
一种基于1T1R阵列的完备非易失布尔逻辑电路及其控制方法


[0001]本专利技术属于微电子器件
，更具体地，涉及一种基于1T1R阵列的完备非易失布尔逻辑电路及其控制方法。

技术介绍

[0002]现代计算机主要基于冯
·
诺依曼体系结构。在这种体系结构中，数据从存储单元中获数据，传输到计算单元，计算完成后再将数据传输到要存储单元。如今，处理器和存储器的运行速度均已达到了相当高的水平，连接这两部分的总线传输成为了速度进一步提高的瓶颈，频繁的数据传输占据了数据处理过程中大部分的时间和功耗。大数据时代的到来，计算机面临着更多计算密集型的任务，加剧了这一瓶颈问题的严重性，限制了现代计算机的发展，将其称为存储墙。存内计算是一种非常有潜力的解决方法。与人脑相类似，存内计算旨在实现存储与计算在同个物理结构中共存，可以大幅度减少能耗和时钟周期，实现并行运算，研发和应用空间巨大。
[0003]忆阻器作为一种新型的非易失存储器件，因其在撤电后仍能保持电阻状态这一特性，成为存内计算架构的有力候选器件。基于忆阻器的逻辑实现主要分为三类，第一类实现方法中输入和输出均以忆阻器的阻态的形式表示，这类方案有利于进行逻辑联级但使用的器件数较多，并且随着计算复杂度的增加所使用的器件数与操作复杂度都在增加；第二类实现方法中输入以电压形式加在忆阻器两端，输出以阻态形式表示，这类方案所使用的器件数大大减少，操作步数也较少，但逻辑联级必须引入数模转换的过程，需要复杂的外围电路作支撑；第三类实现方法中，输入分别为忆阻器一端所加电压和忆阻器的初始阻值，输出以忆阻器阻态形式表示，这类方法所用器件数少，操作步数较少，逻辑联级容易，但这类逻辑计算为破坏式且为串行式计算，不利于保护输入信息的完整性、提高计算的并行性。目前大多数方案是基于单纯忆阻器组成的阵列演示的，这种结构虽然具备面积小、集成度高的优势，但极易产生漏电问题，导致计算错误或者计算不成功，不利于实现大规模数据的并行处理，同时，绝大多数方案需要额外加一个读步骤，将电阻状态的计算结果转化为与传统数字电路保持一致的数字信号，以实现异构计算系统的构建。因此，有必要提出一种电路拓扑结构固定的、逻辑完备的实现方案，在使用尽可能少的操作步数的同时，易实现逻辑联级且不破坏输入数据的完整性，增加数据计算的并行性，减少漏电出现的概率增加计算准确率，输出不仅以非易失的电阻状态保存下来，还能在尽量节省资源的前提下得到数字域的计算结果。

技术实现思路

[0004]针对现有技术的以上缺陷或改进需求，本专利技术提供了一种基于1T1R阵列的完备非易失布尔逻辑电路及其控制方法，用以解决现有技术无法以少的操作步数和固定电路拓扑结构提高非易失布尔逻辑运算效率的技术问题。
[0005]为了实现上述目的，本专利技术提供了一种基于1T1R阵列的完备非易失布尔逻辑运算
电路，用于对输入的逻辑值P和/或输入的逻辑值Q进行逻辑运算；
[0006]上述逻辑电路包括：控制单元、忆阻器M1、忆阻器M2、第一晶体管、第二晶体管和电阻；
[0007]忆阻器M1的正极与位线BL0相连，负极与第一晶体管的漏极端相连；忆阻器M2的正极与位线BL1相连，负极与第二晶体管的漏极端相连；第一晶体管和第二晶体管的栅极连接在同一条字线WL上，源极连接在同一条源线SL上；第一晶体管和第二晶体管的源极通过源线SL引出后与电阻的第一端相连，电阻的第二端作为源控制端；第一晶体管和第二晶体管相同；忆阻器M1和忆阻器M2相同，且初始状态均为高阻态；
[0008]控制单元用于在进行逻辑运算时，通过位线BL0对忆阻器M1施加电压
‑
V0，通过位线BL1对忆阻器M2施加电压V1，在字线WL上施加电压C，在源控制端上施加电压D，并读取忆阻器M2的阻态，即为逻辑运算结果；
[0009]其中，当逻辑电路执行与逻辑值Q有关的操作时，控制单元还用于在进行逻辑运算之前，将忆阻器M1置为逻辑值Q所对应的阻态；与逻辑值Q有关的操作包括对逻辑值P和逻辑值Q进行逻辑运算的操作和仅对逻辑值Q进行逻辑运算的操作；
[0010]V0和V1同时满足：V
set
/2≤V0<V
set
，V
set
/2≤V1<V
set
，且V0+V1≥V；V
set
为忆阻器M1或忆阻器M2由高阻态转变为低阻态的阈值；V为忆阻器M1或忆阻器M2阈值电压变化波动范围的上限；
[0011]电压C的取值由逻辑运算类型和逻辑值Q、P决定，电压D的取值由逻辑运算类型、逻辑值P以及电压C决定。
[0012]进一步优选地，V0取值为V1取值为
[0013]进一步优选地，上述忆阻器M1和忆阻器M2均包括高阻态和低阻态；高阻态对应逻辑值“0”，低阻态对应逻辑值“1”。
[0014]进一步优选地，当逻辑运算的类型为真逻辑运算时，电压C取值为V
on
，电压D取值为0V；
[0015]当逻辑运算的类型为假逻辑运算时，电压C取值为0V，电压D取值为0V；
[0016]当逻辑运算的类型为P逻辑运算时：若逻辑值P为1，则电压C取值为V
on
，此时，电压D取值为
‑
2V2；若逻辑值P为0，则电压C取值为0V，此时，电压D取值为0V；
[0017]当逻辑运算的类型为Q逻辑运算时：若逻辑值Q为1，则电压C取值为V
on
；若逻辑值Q为0，则电压C取值为0V；电压D取值为0V；
[0018]当逻辑运算的类型为非P逻辑运算时：若逻辑值P为1，则电压C取值为0V，此时，电压D取值为0V；若逻辑值P为0，则电压C取值为V
on
，此时，电压D取值为
‑
2V2；
[0019]当逻辑运算的类型为非Q逻辑运算时：若逻辑值Q为1，则电压C取值为V
on
，此时，电压D取值为
‑
2V2；若逻辑值Q为0，则电压C取值为0V，此时，电压D取值为0V；
[0020]当逻辑运算的类型为与逻辑运算时：若选择表达式Q？P:0的逻辑运算结果为1，则电压C取值为V
on
；若选择表达式Q？P:0的逻辑运算结果为0，则电压C取值为0V；电压D取值为0V；
[0021]当逻辑运算的类型为与非逻辑运算时：若选择表达式的逻辑运算结果为1，则电压C取值为V
on
，此时，电压D取值为
‑
2V2；若选择表达式的逻辑运算结果为0，
则电压C取值为0V，此时，电压D取值为0V；
[0022]当逻辑运算的类型为或逻辑运算时：在选择表达式Q？1:P的逻辑运算结果为1的情况下，电压C取值为V
on
，此时，若逻辑值P取值为1，则电压D取值为
‑
2V2；若逻辑值P取值为0，则电压D取值为0V；在选择表达式Q？1:P的逻辑运算结果为0的情况本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于1T1R阵列的完备非易失布尔逻辑运算电路，用于对输入的逻辑值P和/或输入的逻辑值Q进行逻辑运算，其特征在于，包括：控制单元、忆阻器M1、忆阻器M2、第一晶体管、第二晶体管和电阻；所述忆阻器M1的正极与位线BL0相连，负极与所述第一晶体管的漏极端相连；所述忆阻器M2的正极与位线BL1相连，负极与所述第二晶体管的漏极端相连；所述第一晶体管和所述第二晶体管的栅极连接在同一条字线WL上，源极连接在同一条源线SL上；所述第一晶体管和所述第二晶体管的源极通过所述源线SL引出后与所述电阻的第一端相连，所述电阻的第二端作为源控制端；所述第一晶体管和所述第一晶体管相同；所述忆阻器M1和所述忆阻器M2相同，且初始状态均为高阻态；所述控制单元用于在进行逻辑运算时，通过所述位线BL0对所述忆阻器M1施加电压
‑
V0，通过所述位线BL1对所述忆阻器M2施加电压V1，在所述字线WL上施加电压C，在所述源控制端上施加电压D，并读取所述忆阻器M2的阻态，即为逻辑运算结果；其中，当所述逻辑运算电路执行与所述逻辑值Q有关的操作时，所述控制单元还用于在进行逻辑运算之前，将所述忆阻器M1置为所述逻辑值Q所对应的阻态；与所述逻辑值Q有关的操作包括对所述逻辑值P和所述逻辑值Q进行逻辑运算的操作和仅对所述逻辑值Q进行逻辑运算的操作；V0和V1同时满足：V
set
/2≤V0<V
set
，V
set
/2≤V1<V
set
，且V0+V1≥V；V
set
为所述忆阻器M1或所述忆阻器M2由高阻态转变为低阻态的阈值；V为所述忆阻器M1或所述忆阻器M2阈值电压变化波动范围的上限；所述电压C的取值由所述逻辑运算的类型和逻辑值Q、P决定，所述电压D的取值由所述逻辑运算的类型、所述逻辑值P以及所述电压C决定。2.根据权利要求1所述的完备非易失布尔逻辑运算电路，其特征在于，V0取值为V1取值为3.根据权利要求1所述的完备非易失布尔逻辑运算电路，其特征在于，当所述逻辑运算的类型为真逻辑运算时，所述电压C取值为V
on
，所述电压D取值为0V；当所述逻辑运算的类型为假逻辑运算时，所述电压C取值为0V，所述电压D取值为0V；当所述逻辑运算的类型为P逻辑运算时：若所述逻辑值P为1，则所述电压C取值为V
on
，此时，所述电压D取值为
‑
2V2；若所述逻辑值P为0，则所述电压C取值为0V，此时，所述电压D取值为0V；当所述逻辑运算的类型为Q逻辑运算时：若所述逻辑值Q为1，则所述电压C取值为V
on
；若所述逻辑值Q为0，则所述电压C取值为0V；所述电压D取值为0V；当所述逻辑运算的类型为非P逻辑运算时：若所述逻辑值P为1，则所述电压C取值为0V，此时，所述电压D取值为0V；若所述逻辑值P为0，则所述电压C取值为V
on
，此时，所述电压D取值为
‑
2V2；当所述逻辑运算的类型为非Q逻辑运算时：若所述逻辑值Q为1，则所述电压C取值为V
on
，此时，所述电压D取值为
‑
2V2；若所述逻辑值Q为0，则所述电压C取值为0V，此时，所述电压D取值为0V；
当所述逻辑运算的类型为与逻辑运算时：若选择表达式Q？P:0的逻辑运算结果为1，则所述电压C取值为V
on
；若所述选择表达式Q？P:0的逻辑运算结果为0，则所述电压C取值为0V；所述电压D取值为0V；当所述逻辑运算的类型为与非逻辑运算时：若选择表达式的逻辑运算结果为1，则所述电压C取值为V
on
，此时，所述电压D取值为
‑
2V2；若所述选择表达式的逻辑运算结果为0，则所述电压C取值为0V，此时，所述电压D取值为0V；当所述逻辑运算的类型为或逻辑运算时：在选择表达式Q？1:P的逻辑运算结果为1的情况下，所述电压C取值为V
on
，此时，若所述逻辑值P取值为1，则所述电压D取值为
‑
2V2；若所述逻辑值P取值为0，则所述电压D取值为0V；在所述选择表达式Q？1:P的逻辑运算结果为0的情况下，所述电压C取值为0V，此时，所述电压D取值为0V；当所述逻辑运算的类型为或非逻辑运算时：若选择表达式的逻辑运算结果为1，则所述电压C取值为V
on
，此时，所述电压D取值为
‑
2V2；若所述选择表达式的逻辑运算结果为0，则所述电压C取值为0V，此时，所述电压D取值为0V；当所述逻辑运算的类型为实质蕴涵逻辑运算时：在选择表达式的逻辑运算结果为1的情况下，所述电压C取值为V
on
，此时，若所述逻辑值P取值为1，则所述电压D取值为0V；若所述逻辑值P取值为0，则所述电压D取值为
‑
2V2；在所述选择表达式的逻辑运算结果为0的情况下，所述电压C取值为0V，此时，所述电压D取值为0V；当所述逻辑运算的类型为负实质蕴涵逻辑运算时：若选择表达式Q？0:P的逻辑运算结果为1，则所述电压C取值为V
on
，此时，所述电压D取值为
‑
2V2；若所述选择表达式Q？0:P的逻辑运算结果为0，则所述电压C取值为0V，此时，所述电压D取值为0V；当所述逻辑运算的类型为反实质蕴涵逻辑运算时：若选择表达式Q？P:1的逻辑运算结果为1，则所述电压C取值为V
on
，此时，所述电压D取值为
‑
2V2；若所述选择表达式Q？P:1的逻辑运算结果为0，则所述电压C取值为0V，此时，所述电压D取值为0V；当所述逻辑运算的类型为反负实质蕴涵逻辑运算时：若选择表达式的逻辑运算结果为1，则所述电压C取值为V
on
；若所述选择表达式的逻辑运算结果为0，则所述电压C取值为0V；所述电压D取值为0V；当所述逻辑运算的类型为异或逻辑运算时：在选择表达式的逻辑运算结果为1的情况下，所述电压C取值为V
on
，此时，若所述逻辑值P取值为1，则所述电压D取值为
‑
2V2；若所述逻辑值P取值为0，则所述电压D取值为0V；在所述选择表达式的逻辑运算结果为0的情况下，所述电压C取值为0V，此时，所述电压D取值为0V；当所述逻辑运算的类型为同或逻辑运算时：在选择表达式的逻辑运算结果为1的情况下，所述电压C取值为V
on
，此时，若所述逻辑值P取值为1，则所述电压D取值为0V；若所述逻辑值P取值为0，则所述电压D取值为
‑
2V2；在所述选择表达式的逻辑运算结果为0的情况下，所述电压C取值为0V，此时，所述电压D取值为0V；其中，V
on
为所述第一晶体管或所述第二晶体管工作在线性区的电压；所述第一晶体管
和所述第二晶体管均为NMOS晶体管；V2＝V
‑
V1。4.根据权利要求1所述的完备非易失布尔逻辑运算电路，其特征在于，V2取值为5.根据权利要求1所述的完备非易失布尔逻辑运算电路，其特征在于，所述电阻的阻值大小介于所述忆阻器M1或所述忆阻器M2的高阻态阻值与低阻态阻值之间；所述电阻的阻值为其中，R
H
为所述忆阻器M1或所述忆阻器M2的高阻态电阻值，R
L
为所述忆阻器M1或所述忆阻器M2的低阻态电阻值。6.根据权利要求1
‑
5任意一项所述的完备非易失布尔逻辑运算电路，其...

【专利技术属性】
技术研发人员：王兴晟，宋玉洁，马颖昊，缪向水，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：