一种电阻随机存取存储器(ReRAM)单元，包括场效应晶体管(FET)和电阻元件。该FET具有栅极端口、漏极端口和源极端口。栅极端口连接到ReRAM单元的字线(WL)，源极端口连接到ReRAM单元的位线(BL)，并且电阻元件的第一端口连接到FET的漏极。电阻元件的第二端口连接到ReRAM单元的源极线(SL)。在复位操作期间，SL连接到高电压，BL连接到低电压。在置位操作期间，SL连接到低电压，BL连接到高电压。使用这种共源极配置克服了现有技术中对更宽的FET宽度的需求，以便适应在复位操作期间所需的电流供应，并且避免了FET的应力超限。避免了FET的应力超限。避免了FET的应力超限。
【技术实现步骤摘要】
用于复位和置位电流的优化电阻随机存取存储器(ReRAM)单元
[0001]相关申请的交叉引用
[0002]本申请要求在2021年9月30日提交的美国临时申请63/250,539的权益，其内容通过引用并入本文。
[0003]本公开一般涉及电阻随机存取存储器(ReRAM)单元，尤其涉及用于复位操作和置位操作的优化ReRAM单元的特定配置的驱动。
技术介绍
[0004]在典型的电阻随机存取存储器(ReRAM)器件中，常规的ReRAM单元电路100被配置为如图1A所示。电阻元件(R)110的第一端口连接到位线(BL)130，且电阻元件110的第二端口连接到n型场效应晶体管(NFET)120的漏极端口。NFET120的栅极连接到字线(150)，而NFET120的源极端口连接到源极线(SL)140。图1B示出了在BL130和SL140处电路100的操作所需的置位和复位电压，以及电阻元件110的电阻转变，在置位操作期间从高到低电阻，在复位操作期间从低到高电阻。注意，当第一次编程时，置位操作也被称为ReRAM单元的“形成”。此配置遭受由于NFET120在电阻性元件110的复位操作中驱动高电流的电流瓶颈而引起的缺陷。已经很好地认识到，驱动高电压的NFET具有低的过载和衬底效应，其随着栅极电压越低而变得更糟。
[0005]图1C中示出了常规ReRAM单元100的横截面100C的示例。为了简单而非限制，还将参考图1A中所示的元件来讨论图1C。如上所述，通常使用NMOS晶体管作为选择的晶体管120。该晶体管包括栅极121、N+源极122和N+漏极123。源极122和漏极123在P阱162内，该P阱制造在P硅衬底161上方。源极122使用金属通孔插塞(本文中也称为通孔或通孔插塞)连接到第一金属层163(也称为M1)，其为源极线140。选择的晶体管120的栅极121使用第一通孔连接到M1层163，且接着穿过第二通孔插塞连接到第二金属层164(也称为M2)，其为字线150。漏极123使用通孔连接到M1导体，然后使用另一通孔连接到ReRAM电阻器110，该ReRAM电阻器110包括三层的堆叠，即底电极111(BE)、电阻器主体层112和顶电极(TE)113。TE 113使用通孔连接到M2导体，且接着穿过另一通孔连接到也称为M3的第三金属层165，其为位线130。在一个实施例中，产生ReRAM电阻器110的工艺包括将叠层图案化为“点”。应当注意，BE 111是惰性的，而TE 113是活性电极。还应当注意，在这种实施例中，需要更高电流切换的复位操作将电流从BE 111传送到TE 113。这要求选择的晶体管120充当高侧开关，这对于NFET晶体管不是最佳的。
[0006]在图2A所示的另一常规示例中，电阻元件210被连接为使得其第一端口连接到NFET220的源极，而其第二端口连接到SL 240。NFET 220的漏极连接到BL 230，栅极连接到字线250。图2B示出了在BL 230和SL 240处的电路200的操作以及电阻元件210的电阻转变所需的置位和复位电压，其中，电阻转变是在置位操作期间从高到低电阻以及在复位操作
期间从低到高电阻进行的。应注意，为了如电路100中那样操作，图2B中所示的置位操作和复位操作中的电压与图1B中所示的电压相反。图2A所示的例子与图1A的例子相同，当电压被施加到电阻元件210以执行置位操作时，路径晶体管220执行漏极输出操作。当电压被施加到存储元件200以执行复位操作时，它驱动路径晶体管220以执行源极跟随器操作。也就是说，在复位操作中，到SL 240的电源连接是连接到高电压的，而在置位操作中，到SL 240的电源连接是连接到低电压的。
[0007]因此，已确认常规ReRAM单元电路会出现NFET操作的缺陷。也就是说，当NFET扩散区连接到高电压时，它传导的电流比连接到低电压时少。由此，NFET(例如图1A中的120，图2A中的220等)必须被设计为更大的晶体管，以便能够有足够的电流用于ReRAM单元(如二者都以基本相同的操作模式操作的100或200)的必要操作。
[0008]因此，提供一种克服上述限制的解决方案以减小与ReRAM单元的总尺寸直接相关的ReRAM单元的NFET的尺寸是有利的。
技术实现思路
[0009]下面是本公开的几个示例性实施例的概述。提供本概述是为了方便读者提供对这些实施例的基本理解，而不是完全限定本公开的广泛性。该概述不是对所有预期实施例的广泛综述，并且既不旨在标识所有实施例的关键或重要元件，也不旨在描绘任何或所有方面的范围。其唯一目的是以简化形式呈现一个或一个以上实施例的一些概念，作为稍后呈现的更详细描述的序言。为了方便起见，术语“一些实施例”或“某些实施例”在本文中可用于指本公开的单个实施例或多个实施例。
[0010]本文公开的某些实施例包括电阻随机存取存储器(ReRAM)单元。ReRAM单元包括：位线(BL)；字线(WL)；源极线(SL)；具有第一端口和第二端口的电阻元件；以及场效应晶体管(FET)，其具有栅极端口、漏极端口和源极端口；其中该BL被连接到该源极端口；其中该WL被连接到该栅极端口；其中，该漏极端口连接到该电阻元件的该第一端口；其中该SL连接到该电阻元件的该第二端口；以及其中ReRAM单元适于在电阻元件的复位操作期间以共源极配置操作，并且在电阻元件的置位操作期间以源极跟随器配置操作。
[0011]本文公开的某些实施例包括电阻随机存取存储器(ReRAM)。ReRAM包括：ReRAM阵列，该ReRAM阵列包括在该ReRAM阵列内以行和列布置的多个ReRAM单元，每个ReRAM单元包括：位线(BL)；字线(WL)；源极线(SL)；具有第一端口和第二端口的电阻元件；以及场效应晶体管(FET)，其具有栅极端口、漏极端口和源极端口；其中该BL连接到该源极端口；其中该WL连接到该栅极端口；其中，该漏极端口连接到该电阻元件的第一端口；其中该SL连接到该电阻元件的第二端口；其中ReRAM阵列的每行具有连接到相应行的每个ReRAM单元的WL的字线输入；其中ReRAM的每列具有连接到相应列的每个ReRAM单元的BL的位线输入；且其中ReRAM的每列具有连接到相应列的每个ReRAM单元的SL的源极线输入。
[0012]本文所公开的某些实施例包括一种用于对ReRAM单元编程的方法。该方法包括：针对电阻元件的置位操作，在该ReRAM单元的源极线处施加比该ReRAM单元的位线处的电压更低的电压，其中该ReRAM单元适于以源极跟随器配置操作。
[0013]本文所公开的某些实施例包括一种用于对ReRAM单元编程的方法。该方法包括：在该ReRAM单元的位线处施加比该ReRAM单元的源极线处的电压更低的电压以用于电阻元件
的复位操作，其中该ReRAM单元适于以共源极配置操作。
附图说明
[0014]在说明书结尾处的权利要求书中特别指出并清楚地要求保护本文公开的主题。从下面结合附图的详细描述中，所公开的实施例的前述和其它目的本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种电阻式随机存取存储器(ReRAM)单元，包括：位线(BL)；字线(WL)；源极线(SL)；具有第一端口和第二端口的电阻元件；以及场效应晶体管(FET)，所述场效应晶体管(FET)具有栅极端口、漏极端口和源极端口；其中所述BL连接到所述源极端口；其中所述WL连接到所述栅极端口；其中，所述漏极端口连接到所述电阻元件的所述第一端口；其中所述SL连接到所述电阻元件的所述第二端口；以及其中所述ReRAM单元适于在电阻元件的复位操作期间以共源极配置操作，并且在电阻元件的置位操作期间以源极跟随器配置操作。2.根据权利要求1所述的ReRAM单元，其中，所述FET是以下中的任一个：n型FET(NFET)和p型FET(PFET)。3.根据权利要求1所述的ReRAM单元，其中，所述FET是以下中的任一个：平面FET、FinFET和金属氧化物半导体FET(MOSFET)。4.根据权利要求1所述的ReRAM单元，其中，在所述复位操作，所述BL处的绝对电压是低于所述SL的绝对电压的低电压。5.根据权利要求4所述的ReRAM单元，其中，所述低电压是0V。6.根据权利要求1所述的ReRAM单元，其中，在所述置位操作，所述SL处的绝对电压是低于所述BL的绝对电压的低电压。7.根据权利要求6所述的ReRAM单元，其中，所述低电压是0V。8.根据权利要求1所述的ReRAM单元，其中，所述电阻元件的第一端口是电阻器堆叠的活性电极。9.根据权利要求8所述的ReRAM单元，其中，所述电阻器堆叠包括活性电极、惰性电极以及设置在所述活性电极和所述惰性电极之间的电阻器体层。10.一种电阻式随机存取存储器(ReRAM)，包括：ReRAM阵列，所述ReRAM阵列包括在所述ReRAM阵列内以行和列布置的多个ReRAM单元，每个ReRAM单元包括：位线(BL)；字线(WL)；源极线(SL)；具有第一端口和第二端口的电阻元件；以及具有栅极端口、漏极端口和源极端口的场效应晶体管(FET)；其中所述BL连接到所述源极端口；其中WL连接到栅极端口；其中，所述漏极端口连接到所述电阻元件的所述第一端口；其中所述SL连接到所述电阻元件的所述第二端口；其中所述ReRAM阵列的每行具有连接到相应行的每个ReRAM单元的WL的字线输入；其中所述ReRAM的每列具有连接到相应列的每个ReRAM单元的BL的位线输入；以及
其中所述ReRAM的每列具有连接到相应列的每个ReRAM单元的SL的源极线输入。11.根据权利要求10所述的ReRAM，还包括：具有多个字线输出的字线解码器，其中每个字线输出连接到ReRAM阵列的相应字线输入；具有多个位线输出的位线和源极线(BL/SL)解码器，其中每个位线输出连接到所述ReRAM阵列的相应位线输入，并且其中所述BL/SL解码器具有多个源极线输出，其中每一源极线输出连接至ReRAM阵列的相应源极线输入；以及控制逻辑，所述控制逻辑通信地连接到所述字线解码器和所述BL/SL解码器，并且适于使所述ReRAM阵列的ReRAM单元在所述电阻元件的复位操作期间以共源极配置操作并且在电阻元件的置位操作期间以源极跟随器配置操作。12.根据权利要求10所述的ReRAM，其中，所述FET是以下中的任何一个：n型FET(NFET)和p型FET(PFET)。13.根据权利要求10所述的ReRAM，其中，所述FET是以下中的...
【专利技术属性】
技术研发人员：L，
申请(专利权)人：威比特纳诺有限公司，
类型：发明
国别省市：
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