用于低电压存储器位线和字线解码器的绝缘体上硅电路制造技术

存储器，包括具有多个位线输入和多个字线输入的存储器阵列；位线解码器；并且提供了控制电路。该位线解码器包括第一电路和第二电路，该第二电路包括多个低电压场效应晶体管(FET)。控制电路以预脉冲阶段、脉冲阶段和后脉冲阶段的顺序向多个低电压FET提供控制信号，其中在脉冲阶段，第一电路和第二电路接收期望电压。控制电路以不大于在脉冲前阶段和脉冲后阶段的低电压的电压向多个低电压FET提供控制信号。在绝缘体上硅(SOI)技术中，在位线解码器和字线解码器中使用低电压FET减小了存储器阵列的外围电路的面积，而不需要改变存储器阵列本身。本身。本身。

【技术实现步骤摘要】
用于低电压存储器位线和字线解码器的绝缘体上硅电路
[0001]相关申请的交叉引用
[0002]本申请要求在2021年9月19日提交的美国临时申请No.63/281,288的权益，其内容通过引用结合于此。


[0003]本专利技术一般涉及使用在绝缘体上硅(SOI)上实现的场效应晶体管(FET)的电路，并且更具体地涉及在SOI技术中实现的存储器的位线解码器和字线驱动器。

技术介绍

[0004]在存储器、尤其是作为非易失性存储器的存储器的实现中，使用了例如电阻式随机存取存储器(ReRAM)、位线解码器和字线驱动器。使用“高电压”晶体管来实施电流位线解码器和字线驱动器。术语“高电压”是相对于使用低电压晶体管的逻辑电路的其他“低电压”操作而言的。具体地，当在此提及晶体管时，提及场效应晶体管(FET)，其可以包括各种不同的实现方式，例如但不限于平面FET、FinFET、金属氧化物半导体FET(MOSFET)和互补MOSFET(CMOSFET)。
[0005]图1A是包括NMOS晶体管110和130以及PMOS晶体管120和140的位线解码器100的示例。为了正确地起作用，这些晶体管是期望操作期间能够承受施加在存储器阵列上的高电压的高电压器件。在这种特定情况下，位线0(BL0)150由选择线(SEL0)112及其反相(SEL0B)122(在图1中用带反信号的SEL0表示)控制。类似地，位线1(BL1)160由选择线(SEL1)132及其反线(SEL1B)142(在图1中用反线表示为SEL1)控制。Vhigh_Vlow 170基于选择电路向BL0 150或BL1 160提供必要的高电压。例如，如图1B所示，如果位线1(BL1)160被选择，则SEL0 112为0V，SEL0B 122为2.4V，SEL1 132为2.4V，SEL1B 142为0V。如果所需的传送是高电压，则Vhigh_Vlow 170被设置为2.4V。结果是BL0 150处于OV和BL1 160处于2.4V。图1C示出了另一个例子，对于相同的选择，如果BL1 160要保持在0V处浮动，则Vhigh_Vlow 170被设置为0V，所有其它输入保持相同，并且BL0 150(浮动中)和BL1 160都将处于0V(导通中)。然而，为了使其可操作，需要使用高电压MOS晶体管，因为晶体管需要暴露于高电压，这需要有能够承受附加应力的晶体管设计。
[0006]已经确定，与低电压晶体管相比，这种高电压晶体管由于所需的较长长度L而需要较大的面积，例如，低电压晶体管可以在1.2V工作，而高电压晶体管可以在2.4V工作。L越大，影响存储器外围电路的总面积，即，位线解码器和字线驱动器的面积越大。较大的面积不仅增加了所使用的不动产的额外成本，而且对产量有影响，该产量随着器件的面积成指数地减小。此外，由于晶体管较大，较高的电压和较高的电容性负载意味着高电压晶体管的功耗较高。然而，在同一电路中使用低电压晶体管代替高电压晶体管将导致低电压晶体管在其指定的安全工作区(SOA)之外工作，这可能导致在向低电压晶体管施加高电压时对其造成结构损坏。
[0007]鉴于这些缺点，提供一种在不改变此类存储器的总体架构的情况下减小存储器装
置的外围电路的面积的解决方案将是有利的。提供一种解决方案以克服在SOI中实现的电路中的上述挑战将是进一步有利的。

技术实现思路

[0008]下面是本公开的几个示例性实施例的概述。提供本概述是为了方便读者提供对这些实施例的基本理解，而不是完全限定本公开的广度。该概述不是对所有预期实施例的广泛综述，并且既不旨在标识所有实施例的关键或重要元素，也不旨在描绘任何或所有方面的范围。其唯一目的是以简化形式呈现一个或一个以上实施例的一些概念，作为稍后呈现的更详细描述的序言。为了方便起见，术语“一些实施例”或“某些实施例”在本文中可用于指本公开的单个实施例或多个实施例。
[0009]本文公开的一些实施例包括存储器。该存储器包括：存储器阵列，其具有多个位线输入和多个字线输入；位线解码器，其具有多个位线输出，每个位线输出通信地连接到所述存储器阵列的对应位线输入，其中所述位线解码器包括多个位线电压供应电路，其中每个位线电压供应电路包括第一电路和第二电路，所述第一电路包括与第一导电类型的至少一个第二低电压场效应晶体管(FET)串联连接的所述第一导电类型的第一低电压FET，所述第二电路包括与第二导电类型的至少一个第四低电压FET串联连接的第二导电类型的第三低电压FET，其中所述第一电路连接到所述位线输出和高电压供应输入，并且其中所述第二电路连接到所述位线输出和所述高电压供应输入；以及具有多个控制线的控制电路，所述控制电路适于向以下中的至少一个提供控制信号：所述第一低电压FET、所述至少一个第二低电压FET、所述第三低电压FET和所述至少一个第四低电压FET，其中所述控制电路以脉冲前阶段、脉冲阶段和脉冲后阶段的序列提供所述控制信号，其中在所述脉冲阶段，所述第一电路和所述第二电路在所述高电压供应输入处接收期望电压。
[0010]本文公开的一些实施例还包括具有多个位线输出的位线解码器。位线解码器包括：多个位线电压供应电路，其中每个位线电压供应电路包括第一电路和第二电路，所述第一电路包括与第一导电类型的至少一个第二低电压场效应晶体管(FET)串联连接的所述第一导电类型的第一FET，所述第二电路包括与第二导电类型的至少一个第四低电压FET串联连接的第二导电类型的第三低电压FET，其中所述第一电路连接到所述位线输出和高电压供应输入，并且其中所述第二电路连接到所述位线输出和所述高电压供应输入。
[0011]本文公开的一些实施例还包括适于作为字线选择而操作的梯形反相器。该梯形反相器包括：第一导电类型的第一低电压(LV)场效应晶体管(FET)，其源极节点连接到电源节点并且其栅极节点是第一控制输入；第一导电类型的第二LV FET，其源极节点连接到所述第一LV FET的漏极节点并且其栅极节点是第二控制输入；第二导电类型的第三LV FET，其漏极节点连接到所述第二LV FET的漏极节点并且其栅极节点是第三控制输入；第二导电类型的第四LV FET，其漏极节点连接到所述第三LV FET的源极节点并且其栅极节点是第四控制输入，其源极节点连接到地；以及连接到所述第二LV FET的漏极节点和所述第三LV FET的漏极节点的输出节点；其中所述梯形反相器适于由控制电路控制，所述控制电路向所述第一控制输入、所述第二控制输入、所述第三控制输入和所述第四控制输入提供控制信号，以使得所述第一LV FET、所述第二LV MOSEFT、所述第三LV FET和所述第四LV FET在指定LV安全操作区域(SOA)内操作时在所述梯形反相器的所述输出节点处提供高电压。
附图说明
[0012]在说明书结尾处的权利要求书中特别指出并清楚地要求保护本文公开的主题。从下面结合附图的详细描述中，所公开的实施例的前述和其它目的、特征和优点将变得显而易见。
[0013]图1A是传统位线解码器的示意图。...

【技术保护点】

【技术特征摘要】
1.一种存储器，包括：存储器阵列，其具有多个位线输入和多个字线输入；位线解码器，其具有多个位线输出，每个位线输出通信地连接到所述存储器阵列的对应位线输入，其中该位线解码器包含多个位线电压供应电路，其中每个位线电压供应电路包括第一电路和第二电路，所述第一电路包括与第一导电类型的至少一个第二低电压场效应晶体管(FET)串联连接的所述第一导电类型的第一FET，所述第二电路包括与第二导电类型的至少一个第四低电压FET串联连接的所述第二导电类型的第三低电压FET，其中所述第一电路连接到所述位线输出和高电压供应输入，并且其中所述第二电路连接到所述位线输出和所述高电压供应输入；以及控制电路，其具有多个控制线，所述控制电路适于将控制信号提供到以下各项中的至少一者：所述第一低电压FET、所述至少一个第二低电压FET、所述第三低电压FET和所述至少一个第四低电压FET，其中所述控制电路以脉冲前阶段、脉冲阶段和脉冲后阶段的序列提供所述控制信号，其中在所述脉冲阶段，所述第一电路和所述第二电路在所述高电压供应输入处接收期望电压。2.根据权利要求1所述的存储器，其中在所述前脉冲阶段和所述后脉冲阶段，所述第一低电压FET、所述至少一个第二低电压FET、所述第三FET和所述至少一个第四低电压FET各自接收不大于低电压的电压。3.根据权利要求1所述的存储器，其中，低电压FET具有第一安全工作区(SOA)，并且高电压FET具有第二SOA，其中，低电压的绝对值小于高电压的绝对值。4.根据权利要求1所述的存储器，其中所述第一导电类型是N型，并且所述第二导电类型是P型。5.根据权利要求1所述的存储器，其中所述高电压供应输入接收以下各项中的至少一者：0V和高电压。6.根据权利要求1所述的存储器，还包括：字线驱动器，其具有多个字线输出，所述多个字线输出与所述存储器阵列的所述多个字线输入中的对应字线输入连接。7.根据权利要求6所述的存储器，其中所述字线驱动器还包括：至少一个梯形反相器，所述至少一个梯形反相器包括串联连接的多个低电压FET，其中所述至少一个梯形反相器由所述控制电路控制以在连接到所述多个字线输入中的字线输入的所述至少一个梯形反相器的输出处提供高电压，其中所述多个低电压FET在指定的第一SOA内操作。8.根据权利要求1所述的存储器，其中所述存储器阵列是非易失性存储器(NVM)。9.根据权利要求8所述的存储器，其中所述NVM是电阻式随机存取存储器(ReRAM)。10.根据权利要求1所述的存储器，其中，所述FET为以下中的任一者：平面FET、FinFET和金属氧...

【专利技术属性】
技术研发人员：L，
申请(专利权)人：威比特纳诺有限公司，
类型：发明
国别省市：