存储器读写电路、存储器控制方法及电子设备技术

本公开是关于一种存储器读写电路、存储器控制方法及电子设备，涉及集成电路技术领域。该存储器读写电路包括：感应放大器，感应放大器的电源电压由第一控制信号或第二控制信号控制供给，第一控制信号控制供给的第一电源电压大于第二控制信号控制供给的第二电源电压；控制信号产生模块，用于在正常读写模式下，控制产生第一控制信号的脉冲时长为第一时长；在刷新模式下，控制产生第一控制信号的脉冲时长为第二时长，第二时长小于第一时长。本公开可以减小在刷新模式下的瞬时电流。以减小在刷新模式下的瞬时电流。以减小在刷新模式下的瞬时电流。

【技术实现步骤摘要】
存储器读写电路、存储器控制方法及电子设备


[0001]本公开涉及集成电路
，具体而言，涉及一种存储器读写电路、存储器控制方法及电子设备。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由于具有结构简单，密度高，功耗低，价格低廉等优点，在计算机领域和电子行业中受到了广泛的应用。
[0003]对于DRAM而言，在读写阶段往往对性能具有较高的要求，以确保DRAM具有较好的用户体验。
[0004]然而，在刷新阶段，并不需要DRAM具有同样高的性能，因此，在读写阶段和刷新阶段采用不同的控制方式，对于减小DRAM的功耗具有重要意义。
[0005]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0006]本公开的目的在于提供一种存储器读写电路、存储器控制方法及电子设备，以减小DRAM在刷新模式下的瞬时电流。
[0007]本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本专利技术的实践而习得。
[0008]根据本公开的第一方面，提供一种存储器读写电路，包括：感应放大器，所述感应放大器的电源电压由第一控制信号或第二控制信号控制供给，所述第一控制信号控制供给的第一电源电压大于所述第二控制信号控制供给的第二电源电压；控制信号产生模块，用于在正常读写模式下，控制产生所述第一控制信号的脉冲时长为第一时长；在刷新模式下，控制产生所述第一控制信号的脉冲时长为第二时长，所述第二时长小于所述第一时长。
[0009]在本公开的一种示例性实施方式中，所述控制信号产生模块还用于，在所述正常读写模式或所述刷新模式下，控制所述第一控制信号终止时，产生所述第二控制信号。
[0010]在本公开的一种示例性实施方式中，所述控制信号产生模块还用于，在所述正常读写模式或所述刷新模式下，控制产生所述第二控制信号的脉冲时长大于产生所述第一控制信号的脉冲时长。
[0011]在本公开的一种示例性实施方式中，所述第二时长为0。
[0012]在本公开的一种示例性实施方式中，所述控制信号产生模块还用于，在所述刷新模式下，不产生所述第一控制信号，直接产生所述第二控制信号。
[0013]在本公开的一种示例性实施方式中，所述感应放大器的负极电压由负极控制信号控制供给，所述控制信号产生模块还用于，在产生所述第一控制信号或所述第二控制信号后，控制产生所述负极控制信号。
[0014]在本公开的一种示例性实施方式中，还包括：字线、位线和互补位线，所述感应放大器设置在所述位线和所述互补位线之间；所述控制信号产生模块还用于，在产生所述第一控制信号和所述第二控制信号之前，关闭施加在所述位线和所述互补位线上的位线平衡控制信号；在所述字线上施加字线开启电压，以将与所述字线连接的晶体管打开。
[0015]在本公开的一种示例性实施方式中，还包括：激活窗口信号产生模块和刷新窗口信号产生模块，所述激活窗口信号产生模块和所述刷新窗口信号产生模块分别与所述控制信号产生模块相连；所述激活窗口信号产生模块用于产生存储块激活窗口信号，所述刷新窗口信号产生模块用于产生刷新窗口信号；所述控制信号产生模块用于在同时获取到存储块激活窗口信号和刷新窗口信号的时候，控制所述存储器进入所述刷新模式；在只获取到激活窗口信号的时候，控制所述存储器进入所述正常读写模式。
[0016]在本公开的一种示例性实施方式中，所述控制信号产生模块包括：第一延时子模块、第二延时子模块和第一与非门；其中，所述第一与非门的输入端接入所述第一延时子模块的输出端和所述第二延时子模块的输出端，所述第一与非门的输出端输出所述第一控制信号；所述第二延时子模块的输入端与所述第一延时子模块的输出端相连，所述第一延时子模块的输入端接入所述存储块激活窗口信号，所述第二延时子模块的输出端输出所述第二控制信号。
[0017]在本公开的一种示例性实施方式中，所述第一延时子模块包括第一延时单元和第二与非门；其中，所述第二与非门的输入端接入所述第一延时单元的输出端和所述存储块激活窗口信号，所述第一延时单元的输入端接入所述存储块激活窗口信号。
[0018]在本公开的一种示例性实施方式中，所述第一延时单元包括：第一多路选择器和与所述第一多路选择器连接的第一延时器件、第二延时器件；其中，所述第一延时器件和所述第二延时器件分别用于延迟所述存储块激活窗口信号，所述第一延时器件的延时时长大于所述第二延时器件的延时时长；所述第一多路选择器的控制端接入所述刷新窗口信号，用于在产生所述刷新窗口信号时，选择输出所述第二延时器件的延迟信号，在没有产生所述刷新窗口信号时，选择输出所述第一延时器件的延迟信号。
[0019]在本公开的一种示例性实施方式中，所述第二延时子模块包括第二延时单元和第一与门；其中，所述第一与门的输入端与所述第二延时单元的输出端和所述第一延时子模块的输出端分别相连，所述第二延时单元的输入端与所述第一延时子模块的输出端相连。
[0020]在本公开的一种示例性实施方式中，所述第二延时单元包括：第三延时器件、延时选择单元和第二多路选择器；其中，所述第三延时器件用于延迟所述第一延时子模块的输出信号，所述延时选择单元的输入端接入所述第一延时子模块的输出信号，所述延时选择单元的输出端与所述第二多路选择器的输入端相连；所述第二多路选择器的控制端接入所述刷新窗口信号，所述第二多路选择器用于在产生所述刷新窗口信号时，选择输出所述延时选择单元的输出信号，在没有产生所述刷新窗口信号时，选择输出被所述第三延时器件延迟的所述第一延时单元的输出信号。
[0021]在本公开的一种示例性实施方式中，所述延时选择单元包括：子延时单元和子多路选择器；其中，所述子延时单元的输入端接入所述第一延时子模块的输出信号，所述子多路选择器的输入端接入所述第一延时子模块的输出信号和所述子延时单元的输出信号；所述子多路选择器的控制端接入测试信号，在所述测试信号作用下，控制所述第一控制信号
的脉冲长度为0。
[0022]在本公开的一种示例性实施方式中，所述控制信号产生模块还包括：位线平衡控制信号产生子模块、字线开启电压产生子模块和第三延时子模块；其中，所述位线平衡控制信号产生子模块的输入端接入所述存储块激活窗口信号，所述位线平衡控制信号产生子模块的输出端输出所述位线平衡控制信号；所述字线开启电压产生子模块的输入端与所述第三延时子模块的输出端相连，所述字线开启电压产生子模块的输出端输出所述字线开启电压，所述第三延时子模块的输入端接入所述存储块激活窗口信号。
[0023]在本公开的一种示例性实施方式中，所述第三延时子模块包括第三延时单元和第二与门；其中，所述第二与门的输入端接入所述第三延时单元的输出信号和所述存储块激活窗口信号，所述第三延时单元的输入端接入所述存储块激活窗口信号。
...

【技术保护点】

【技术特征摘要】
1.一种存储器读写电路，其特征在于，包括：感应放大器，所述感应放大器的电源电压由第一控制信号或第二控制信号控制供给，所述第一控制信号控制供给的第一电源电压大于所述第二控制信号控制供给的第二电源电压；控制信号产生模块，用于在正常读写模式下，控制产生所述第一控制信号的脉冲时长为第一时长；在刷新模式下，控制产生所述第一控制信号的脉冲时长为第二时长，所述第二时长小于所述第一时长。2.根据权利要求1所述的存储器读写电路，其特征在于，所述控制信号产生模块还用于，在所述正常读写模式或所述刷新模式下，控制所述第一控制信号终止时，产生所述第二控制信号。3.根据权利要求2所述的存储器读写电路，其特征在于，所述控制信号产生模块还用于，在所述正常读写模式或所述刷新模式下，控制产生所述第二控制信号的脉冲时长大于产生所述第一控制信号的脉冲时长。4.根据权利要求1所述的存储器读写电路，其特征在于，所述第二时长为0。5.根据权利要求4所述的存储器读写电路，其特征在于，所述控制信号产生模块还用于，在所述刷新模式下，不产生所述第一控制信号，直接产生所述第二控制信号。6.根据权利要求1
‑
5中任一项所述的存储器读写电路，其特征在于，所述感应放大器的负极电压由负极控制信号控制供给，所述控制信号产生模块还用于，在产生所述第一控制信号或所述第二控制信号后，控制产生所述负极控制信号。7.根据权利要求1
‑
5中任一项所述的存储器读写电路，其特征在于，还包括：字线、位线和互补位线，所述感应放大器设置在所述位线和所述互补位线之间；所述控制信号产生模块还用于，在产生所述第一控制信号和所述第二控制信号之前，关闭施加在所述位线和所述互补位线上的位线平衡控制信号；在所述字线上施加字线开启电压，以将与所述字线连接的晶体管打开。8.根据权利要求7所述的存储器读写电路，其特征在于，还包括：激活窗口信号产生模块和刷新窗口信号产生模块，所述激活窗口信号产生模块和所述刷新窗口信号产生模块分别与所述控制信号产生模块相连；所述激活窗口信号产生模块用于产生存储块激活窗口信号，所述刷新窗口信号产生模块用于产生刷新窗口信号；所述控制信号产生模块用于在同时获取到存储块激活窗口信号和刷新窗口信号的时候，控制所述存储器进入所述刷新模式；在只获取到激活窗口信号的时候，控制所述存储器进入所述正常读写模式。9.根据权利要求8所述的存储器读写电路，其特征在于，所述控制信号产生模块包括：第一延时子模块、第二延时子模块和第一与非门；其中，所述第一与非门的输入端接入所述第一延时子模块的输出端和所述第二延时子模块的输出端，所述第一与非门的输出端输出所述第一控制信号；所述第二延时子模块的输入端与所述第一延时子模块的输出端相连，所述第一延时子模块的输入端接入所述存储块激活窗口信号，所述第二延时子模块的输出端输出所述第二控制信号。
10.根据权利要求9所述的存储器读写电路，其特征在于，所述第一延时子模块包括第一延时单元和第二与非门；其中，所述第二与非门的输入端接入所述第一延时单元的输出端和所述存储块激活窗口信号，所述第一延时单元的输入端接入所述存储块激活窗口信号。11.根据权利要求10所述的存储器读写电路，其特征在于，所述第一延时单元包括：第一多路选择器和与所述第一多路选择器连接的第一延时器件、第二延时器件；其中，所述第一延时器件和所述第二延时器件分别用于延迟所述存储块激活窗口信号，所述第一延时器件的延时时长大于所述第二延时器件的延时时长；所述第一多路选择器的控制端接入所述刷新窗口信号，用于在产生所述刷新窗口信号时，选择输出所述第二延时器件的延迟信号，在没有产生所述刷新窗口信号时，选择输出所述第一延时器件的延迟信号。12.根据权利要求9
‑
11中任一项所述的存储器读写电路，其特征在于，所述第二延时子模块包括第二延时单元和第一与门；其中，所述第一与门的输入端与所述第二延时单元的输出端和所述第一延时子模块的输出端分别相连，所述第二延时单元的输入端与所述第一延时子模块的输出端相连。13.根据权利要求12所述的存储器读写电路，其特征在于，所述第二延时单元包括：第三延时器件、延时选择单元和第二多路选择器；其中，所述第三延时器件用于延迟所述第一延时子模块的输出信号，所述延时选择单元的输入端接入所述第一延时子模块的输出信号，所述延时选择单元的输出端与所述第二多路选择器的输入端相连；所述第二多路选择...

【专利技术属性】
技术研发人员：谷银川，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：