一种应用于数字抽取滤波器的FIR滤波器制造技术

本发明专利技术公开了一种应用于数字抽取滤波器的FIR滤波器，采用级联形式的数字抽取滤波器可以实现更高的阶数。通过使用纯组合逻辑电路的降采样模块，可以避免时序问题，减轻后端的工作量；同时使用存储RAM以及ROM实现乘法器的时分复用形式，从而减少了电路中的乘法器模块，降低了乘法运算所需的面积，同时对每个乘法器采用CSD编码形成CSD乘法器，可以减少乘法运算中乘数中“1”的数量，从而进一步的减少运算消耗及加快运算速度。算消耗及加快运算速度。算消耗及加快运算速度。

【技术实现步骤摘要】
一种应用于数字抽取滤波器的FIR滤波器


[0001]本专利技术属于集成电路设计
，具体涉及到一种应用于数字抽取滤波器的FIR滤波器。

技术介绍

[0002]随着大规模集成电路以及数字信号处理技术的快速发展，数字电路依靠着集成度高、设计周期短、可靠性高等优点，越来越多的应用于各种数据处理电路中。而自然界中的信号基本为模拟信号，为了实现使用数字电路处理自然中模拟信号，需要用到模数转换器(Analog to Digital Converter,ADC)。与传统的奈奎斯特型ADC相比，Sigma
‑
Delta ADC采用噪声整形技术以及过采样技术，可以有效的提高ADC的精度。
[0003]在Sigma
‑
Delta ADC中，通常将Sigma
‑
Delta调制器与数字抽取滤波器结合使用。调制器作用是使用噪声整形技术以及过采样技术提高ADC精度，数字抽取滤波器起到两个作用：一是通过降采样，对调制器输出的高速码流进行降速，有助于减少数据量，减小后续数字处理电路的复杂度；二是将调制器通过噪声整形产生的高频噪声滤除。在整个Sigma
‑
Delta ADC系统中，调制器的性能决定了ADC的精度，而数字抽取滤波器则决定了ADC的面积与功耗。
[0004]Sigma
‑
Delta ADC主要应用在低带宽高精度的场景，如数字音频、声纳勘测、多媒体等。为了节约数字抽取滤波器的面积和资源消耗，通常采用CIC滤波器级联FIR滤波器的结构，减少数字抽取滤波器总体阶数。但随着调制器的精度要求越来越高，对于滤波器尤其是其中FIR滤波器的阶数和系数量化要求也越高。简单的说，FIR滤波器本质上是一种平均滤波器，对输入的采样值进行流动平均求和(FIR滤波器系数即决定权值大小)；而过高的阶数以及系数量化对于FIR滤波器中的运算模块与存储模块提出了更高的要求，从而产生更大的功耗与面积。

技术实现思路

[0005]为了克服现有的技术不足，本专利技术采用多级滤波器结构设计，使用多个滤波器级联来实现更高的阶数。通过使用基于D
‑
触发器所产生的时钟控制模块来产生各级滤波器的时钟信号，时钟控制模块的输入采用系统时钟，有利于电路的实现以及移植。对级联梳妆积分滤波器的降采样模块采用组合逻辑电路代替时序逻辑电路，有利于时序控制，降低了数字后端的设计难度。对于级联中的FIR滤波器，采用先抽取后运算的方式，降低了FIR滤波器中运算模块的工作时钟频率，减小了运算模块的设计难度。对于需要乘法运算的模块进行结构优化，采用状态循环的方式，减少了运算模块中乘法器的数量，从而降低了FIR滤波器的面积；同时，对乘法运算进行CSD编码以及压缩器结合的结构，进一步降低面积与功耗。
[0006]本专利技术的技术方案如下：
[0007]一种应用于数字抽取滤波器的FIR滤波器，包括一个基于D
‑
触发器的时钟控制模块、一个CIC滤波器模块、一个第一FIR滤波器模块和一个第二FIR滤波器模块。
[0008]进一步地，所述的时钟控制模块包括N个D
‑
触发器，系统时钟作为输入信号连接到第一D
‑
触发器的clock端，同时第一D
‑
触发器的Q输出信号连接到第一D
‑
触发器的D输入信号，第一D
‑
触发器的Q输出信号输入到第二D触发器的clock端；与前述结构相同，第二D
‑
触发器的Q输出信号连接到第二D
‑
触发器的D输入信号，第二D
‑
触发器的Q输出信号输入到第三D触发器的clock端。依次类推，直到第N D
‑
触发器结构完成相同。该时钟控制模块可以产生从二倍频到2
N
倍频之间的任意二的整数次幂倍频时钟信号，用于各级滤波器的工作时钟；并且，该时钟控制模块仅使用N个D
‑
触发器模块可以实现最高2
N
倍频时钟信号，分别产生N个倍频时钟信号(clk2～clk2
N
)，相比于使用计数器控制产生时钟，更加节省资源。
[0009]进一步地，所述的CIC滤波器模块包括一个积分模块、一个CIC滤波器降采样模块以及一个微分模块。其中，CIC滤波器降采样模块用于实现2
M
降采样率，CIC滤波器降采样模块包括一个M+1输入与门、一个二选一选择器以及一个或门；clk～clk2
M
作为与门的M+1个输入，与门的输出作为二选一选择器的控制信号，控制“0”端输入信号或者“1”端输入信号；其中，“1”端输入信号为积分模块的输出信号，“0”端输入信号为M+1输入与门与二选一选择器输出信号相或信号；积分模块的输入为CIC滤波器的输入，也即为数字抽取滤波器的输入信号，二选一选择器输出信号作为微分模块的输入，微分模块的输出作为第一FIR滤波器的输入。对于CIC滤波器降采样模块，采用全组合逻辑电路，相比时序电路实现，电路面积更小，对于后端的要求更低。
[0010]进一步地，第一FIR滤波器模块和一个第二FIR滤波器模块串联；所述的FIR滤波器模块包括读/写控制模块、滤波器运算模块以及FIR滤波器降采样模块。其中，FIR滤波器降采样模块包括一个与门、一个或门以及一个二选一选择器；二输入与门的输入信号为clk2
m
‑1和clk2
m
，从而产生一个周期与clk2
m
信号相同，占空比为1/4的选择信号；该选择信号作为二选一选择器的选择控制输入以及或门的输入，或门的另一个输入为选择器的输出，或门输出为选择器的“0”输入端。通过选择信号的控制，可以实现每隔两个clk2
m
‑1时钟周期输出一个输入信号，从而实现了2倍降采样的目的。该降采样模块采用纯组合逻辑，降低了数字后端的难度，并且减小了电路的面积及资源消耗。读/写控制模块的输入信号来自时钟控制模块所产生的时钟信号，在读/写控制模块信号的控制下，滤波器运算模块对FIR滤波器的输入数据进行加权平均运算，得到的输出在FIR滤波器降采样模块作用下实现数据降频。
[0011]进一步地，滤波器运算模块包括一个系数存储ROM、一个数据缓存RAM、一个CSD乘法器以及一个加法器。其中，CSD乘法器包括CSD编码器、部分积产生器以及华莱士树压缩器。在读/写控制模块信号的控制下，CSD乘法器周期性的读取系数存储ROM以及数据缓存RAM中的数据，系数存储ROM数据输入到CSD编码器中，对系数进行CSD编码后输入到部分积产生器电路中根据编码数据对来自RAM中的数据进行移位操作，最后将部分积输入到华莱士树压缩器中输出运算结果。在读/写控制模块信号的控制下，CSD乘法器的运算结果与存储在数据缓存RAM中的上一次的结果相加，得到的结果存储到缓存RAM中，进行下一次的运算。在读/写控制模块信号的控制下，CSD乘法器继续读取下一组系数ROM与缓存RAM本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于数字抽取滤波器的FIR滤波器，其特征在于，所述的应用于数字抽取滤波器的FIR滤波器包括一个基于D
‑
触发器的时钟控制模块、一个CIC滤波器模块、一个第一FIR滤波器模块和一个第二FIR滤波器模块；进一步地，所述的时钟控制模块包括N个D
‑
触发器，系统时钟作为输入信号连接到第一D
‑
触发器的clock端，同时第一D
‑
触发器的输出信号连接到第一D
‑
触发器的D输入信号，第一D
‑
触发器的Q输出信号输入到第二D触发器的clock端；与前述结构相同，第二D
‑
触发器的输出信号连接到第二D
‑
触发器的D输入信号，第二D
‑
触发器的Q输出信号输入到第三D触发器的clock端；依次类推，直到第N D
‑
触发器结构完成相同；时钟控制模块产生从二倍频到2
N
倍频之间的任意二的整数次幂倍频时钟信号，用于各级滤波器的工作时钟；进一步地，所述的CIC滤波器模块包括一个积分模块、一个CIC滤波器降采样模块以及一个微分模块；其中，CIC滤波器降采样模块用于实现2
M
降采样率，CIC滤波器降采样模块包括一个M+1输入与门、一个二选一选择器以及一个或门；clk～clk2
M
作为与门的M+1个输入，与门的输出作为二选一选择器的控制信号，控制“0”端输入信号或者“1”端输入信号；其中，“1”端输入信号为积分模块的输出信号，“0”端输入信号为M+1与门与二选一选择器输出信号相或信号；积分模块的输入为CIC滤波器的输入，即为数字抽取滤波器的输入信号，二选一选择器输出信号作为微分模块的输入，微...

【专利技术属性】
技术研发人员：马艳华，师智崇，常玉春，汪家奇，卢宏斌，孟凡龙，
申请(专利权)人：大连理工大学，
类型：发明
国别省市：