一种采用并行流水设计的FIR通用滤波器及方法技术

本发明专利技术属于滤波器领域，具体涉及一种采用并行流水设计的FIR通用滤波器及方法；所述FIR通用滤波器包括配置寄存器、AHB总线控制模块、并行数据控制模块以及乘累加模块；所述配置寄存器通过控制信号线连接AHB总线控制模块和并行数据控制模块，所述AHB总线控制模块通过AHB总线连接并行数据控制模块以及乘累加模块。本发明专利技术通过乒乓buffer交替更新数据和循环移位取数两个方法可实现持续输出待处理数据的流水线操作模式，提高数据处理效率。每次取一个对应向量数据，分别与这Q个数据相乘，然后分别累加获得计算结果。本发明专利技术具有硬件资源占用小、处理速度快、通用性等特点。通用性等特点。通用性等特点。

【技术实现步骤摘要】
一种采用并行流水设计的FIR通用滤波器及方法


[0001]本专利技术属于滤波器领域，具体涉及一种采用并行流水设计的FIR通用滤波器及方法。

技术介绍

[0002]FIR(Finite Impulse Response)滤波器是有限长单位冲激响应滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应是有限长的，因而滤波器是稳定的系统。因此，FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。
[0003]FIR滤波器中包含许多的由乘法和累加构成的卷积运算，最直观的方法是用可以时分复用的乘累加器来实现。这种实现方式占用资源较少，但处理速度较慢，所以只能适用于结构简单、对处理速度要求不高的系统。若采用具有流水结构的并行滤波器，可提高信号处理的速度，从而满足实时性要求。如果用大量的乘法器模块并行以实现所谓的并行结构，则会造成大量资源的占用。基于上述分析，如何优化FIR滤波器的并行结构，解决并行结构资源占用大、并行处理速度慢等问题是非常迫切的。

技术实现思路

[0004]基于现有技术存在的问题，本专利技术针对目前硬件实现方案中并行结构资源占用大、并行处理速度慢等问题，提出了一种新的实现方案在这上述问题上进行了平衡。利用并行方式同时处理多组数据，提高处理效率；使用的乒乓buf及循环取数、共用乘法器资源等方式，节约了数据处理存储的资源消耗。对待处理数据及向量数据的取值和长度没有特殊要求，实现了通用性。
[0005]在本专利技术的第一方面，本专利技术提出了一种采用并行流水设计的FIR通用滤波器的方法，所述方法包括：
[0006]利用配置寄存器配置出AHB总线数据地址、FIR滤波器参数以及并行处理个数Q；
[0007]并行数据控制模块向AHB总线控制模块发起数据请求，请求读取待处理数据；
[0008]响应于所述数据请求，AHB总线控制模块向所述并行数据控制模块回复数据应答请求；
[0009]响应于所述应答请求，AHB总线控制模块根据配置寄存器配置出的AHB总线数据地址读取数据，将Q个待处理数据输入到并行数据控制模块中；
[0010]并行数据控制模块并行读取Q个待处理数据和K阶向量系数，输出Q个乘法器的一个乘数x和Q个乘法器的另一乘数b；
[0011]Q个乘累加模块根据乘累加输入使能信号对乘数x和乘数b进行一次乘累加操作，当乘累加输入信号累加到K+1个数据时，向AHB总线控制模块输出乘累加输出使能信号，并输出乘累加结果。
[0012]在本专利技术的第二方面，本专利技术还提供了一种并行流水设计的FIR通用滤波器，所述
FIR通用滤波器包括配置寄存器、AHB总线控制模块、并行数据控制模块以及乘累加模块；所述配置寄存器通过控制信号线连接AHB总线控制模块和并行数据控制模块，所述AHB总线控制模块通过AHB总线连接并行数据控制模块以及乘累加模块。
[0013]本专利技术的有益效果：
[0014]本专利技术利用并行数据控制模块同时处理多组数据，能够提高FIR滤波器处理效率；使用的乒乓buffer单元和向量buffer单元，能够以并行流水的方式读取待处理数据和向量数据，这种方式节约了数据处理存储的资源消耗，采用循环取数的方式能够提升FIR滤波器的处理速度。对待处理数据及向量数据的取值和长度没有特殊要求，实现了通用性。
附图说明
[0015]图1是本专利技术实施例中一种采用并行流水设计的FIR通用滤波器结构示意图；
[0016]图2是本专利技术实施例的一种乘累加模块结构示意图；
[0017]图3是本专利技术实施例中一种采用并行流水设计的FIR通用滤波器的方法流程图；
[0018]图4是本专利技术实施例的并行处理数据的流程图。
具体实施方式
[0019]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0020]图1是本专利技术实施例中一种并行流水设计的FIR通用滤波器，如图1所示，所述FIR通用滤波器包括配置寄存器、AHB总线控制模块、并行数据控制模块以及乘累加模块；所述配置寄存器通过控制信号线连接AHB总线控制模块和并行数据控制模块，所述AHB总线控制模块通过AHB总线连接并行数据控制模块以及乘累加模块。
[0021]在本专利技术实施例中，所述配置寄存器通过APB总线(APB_BUS)连接有配置源模块，可以实现低功耗以及精简的接口设计，降低接口设计的复杂度。
[0022]在本专利技术实施例中，所述AHB总线控制模块通过总线连接有数据源模块，可以给大量数据传输的模块之间提供高带宽的接口。
[0023]在本专利技术实施例中，所述配置寄存器包括多个配置接口，其中一个配置接口连接AHB总线控制模块，另一个配置接口连接并行数据控制模块，例如可以通过控制信号线进行连接。
[0024]在本专利技术实施例中，所述配置寄存器还包括输入接口，通过APB总线(APB_BUS)连接有配置源模块，可以实现低功耗以及精简的接口设计，降低接口设计的复杂度。
[0025]所述AHB总线控制模块包括多个输入端口和多个输出端口，本专利技术采用并行流水的设计方式，不需要像传统的FIR滤波器中依赖于存储器进行读取，本专利技术的并行数据控制模块直接实时从AHB总线控制模块中分别读取待处理数据和向量系数，能够节约数据处理存储的资源消耗。
[0026]在本专利技术实施例中，所述AHB总线控制模块通过双向的AHB总线(AHB_BUS)连接有数据源模块，可以给大量数据传输的模块之间提供高带宽的接口。
[0027]所述并行数据控制模块包括输入数据单元、乒乓buffer单元和向量buffer单元；所述输入数据单元与所述向量buffer单元分别通过不同的读总线与所述AHB总线控制模块相连接；所述乒乓buffer单元与所述输入数据单元相连接；所述乒乓buffer单元和所述向量buffer单元分别通过不同的数据传输线与所述乘累加模块相连接。
[0028]在本专利技术实施例中，图2是本专利技术实施例的一种乘累加模块结构示意图，如图2所示，以Q＝4为例，每次并行读取4个待处理数据x(n)、x(n
‑
1)、x(n
‑
2)、x(n
‑
3)以及K阶向量系数，将读取出的这4个待处理数据x(n)、x(n
‑
1)、x(n
‑
2)、x(n
‑
3)分别与4个相同系数b0通过4个乘法器相乘，得到4个中间结果，再继续通过循环移位以流水方式继续计算待处理数据x(n
‑
1)、x(n
‑
2)、x(n
‑
3)、x(n
‑
4)分别与下一阶的四个相本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种并行流水设计的FIR通用滤波器，其特征在于，所述FIR通用滤波器包括配置寄存器、AHB总线控制模块、并行数据控制模块以及乘累加模块；所述配置寄存器通过控制信号线连接AHB总线控制模块和并行数据控制模块，所述AHB总线控制模块通过AHB总线连接并行数据控制模块以及乘累加模块。2.根据权利要求1所述的一种并行FIR通用滤波器的实现装置，其特征在于，所述并行数据控制模块包括输入数据单元、乒乓buffer单元和向量buffer单元；所述输入数据单元与所述向量buffer单元分别与所述AHB总线控制模块相连接；所述乒乓buffer单元与所述输入数据单元相连接；所述乒乓buffer单元和所述向量buffer单元分别与所述乘累加模块相连接。3.根据权利要求1所述的一种并行FIR通用滤波器的实现装置，其特征在于，所述乘累加模块包括Q个乘法器和Q个累加器，每个乘法器分别连接一个乘数x和一个乘数b，Q个乘法器输出的积分别送到Q个累加器进行累加。4.一种采用并行流水设计的FIR通用滤波器的方法，其特征在于，所述方法包括：利用配置寄存器配置出AHB总线数据地址、FIR滤波器参数以及并行处理个数Q；并行数据控制模块向AHB总线控制模块发起数据请求，请求读取待处理数据；响应于所述数据请求，AHB总线控制模块向所述并行数据控制模块回复数据应答...

【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：思澈科技重庆有限公司，
类型：发明
国别省市：