测试半导体芯片闩锁效应放大倍数的方法技术

测试半导体芯片闩锁效应放大倍数的方法，涉及集成电路技术。本发明专利技术包括下述步骤：（1）对于紧邻PMOS

【技术实现步骤摘要】
测试半导体芯片闩锁效应放大倍数的方法


[0001]本专利技术涉及集成电路技术。

技术介绍

[0002]在半导体集成电路产品设计生产过程中，预防latch
‑
up效应在电路和版图设计中是一个重要的安全考虑因素。Latch
‑
up的发生会引起芯片在测试使用过程中的功能异常，甚至烧毁芯片。
[0003]典型的案例是同步降压DC/DC产品中，在功率级同时存在PMOS和NMOS。通常是无法避免在寄生结构中产生经典的latch
‑
up结构。
[0004]此种情况按照FAB给出的版图设计规则是无法完全避免芯片工作时发生latch
‑
up的情况。
[0005]同步BUCK
‑
DC/DC功率级的电路结构如图1所示。
[0006]由于功率管面积占主导，所以同步DC/DC器件在布局方面难以避免PMOS和NMOS布局上在相互邻近。

技术实现思路

[0007]本专利技术所要解决的技术问题是，提供一种测试半导体芯片闩锁效应放大倍数的方法本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.测试半导体芯片闩锁效应放大倍数的方法，其特征在于，包括下述步骤：（1）对于紧邻PMOS
‑
NMOS结构，将NMOS管的源端和衬底接GND，PMOS管的源端和阱电位接第一外部连接点，第一外部连接点接VCC，NMOS管的漏端和PMOS管的漏端接第二外部连接点；所述紧邻PMOS
‑
NMOS结构包括PMOS管和NMOS管，所述PMOS管包括栅区以及设置于N阱内的源区和漏区；所述N阱嵌入P型掺杂区内；（2）在第二外部连接点连接电流源；（3）测量第一外部连接点的输入电流变化量
△
I
VCC
和第二...

【专利技术属性】
技术研发人员：詹晖，
申请(专利权)人：成都环宇芯科技有限公司，
类型：发明
国别省市：