半导体装置制造方法及图纸

在具有双栅极的沟槽栅构造的半导体装置中，第1杂质区域(13)从单元部(1)延伸设置至外周部(2)，在层间绝缘膜(21)中，在外周部(2)中的比单元部(1)靠一个方向侧的部分，形成有使第1杂质区域(13)露出的第2接触孔(21b)。并且，第1电极(22)在外周部(2)中经由第2接触孔(21b)而与第1杂质区域(13)电连接。(21b)而与第1杂质区域(13)电连接。(21b)而与第1杂质区域(13)电连接。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置
[0001]对关联申请的相互参照
[0002]本申请基于2020年8月26日申请的日本专利申请第2020－142628号，其记载内容通过参照包含于此。


[0003]本公开涉及具有双栅极的沟槽栅构造的半导体装置。

技术介绍

[0004]以往，提出了具有单元部和外周部并且在单元部形成具有双栅极的沟槽栅构造的半导体元件的技术(例如参照专利文献1)。具体而言，这样的半导体装置利用在n
+
型的漏极层之上形成有n
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型的漂移层的半导体衬底而构成。并且，在半导体衬底的表层部，形成有体(body)区域、源极区域等。此外，在半导体衬底中，以将体区域及源极区域贯通而达到漂移层的方式形成有沟槽栅构造。该半导体装置中的沟槽栅构造具有双栅极，在栅极沟槽的底部侧隔着屏蔽绝缘膜而配置有被设为源极电位的屏蔽电极，并且在栅极沟槽的开口部侧隔着栅极绝缘膜而配置有栅极电极。由此，能够降低在栅极电极与漏极电极之间产生的寄生电容。另外，在屏蔽电极与栅极电极之间形成有中间绝缘膜。
[0005]现有技术文献
[0006]专利文献
[0007]专利文献1：日本特开2014
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197702号公报

技术实现思路

[0008]此外，在现状下，关于具备上述那样的具有双栅极的沟槽栅构造的半导体装置，希望使耐压提高。
[0009]本公开的目的在于，提供能够使耐压提高的半导体装置。
[0010]根据本公开的1个观点，一种形成有具有双栅极的沟槽栅构造的半导体元件的半导体装置，具有形成有半导体元件的单元部和将单元部包围的外周部，单元部具有第1导电型的漂移层、形成在漂移层上的第2导电型的第1杂质区域、形成在第1杂质区域内的该第1杂质区域的表层部且杂质浓度比漂移层高的第1导电型的第2杂质区域、在以一个方向为长度方向并且从第2杂质区域将第1杂质区域贯通而达到漂移层的呈条状配置的多个栅极沟槽内分别隔着绝缘膜依次层叠屏蔽电极、中间绝缘膜以及栅极电极而成为双栅极的多个沟槽栅构造、隔着漂移层而形成在第1杂质区域的相反侧且杂质浓度比漂移层高的第1导电型或第2导电型的高浓度层、配置在沟槽栅构造与第1杂质区域及第2杂质区域之上且形成有与第1杂质区域及第2杂质区域相连的第1接触孔的层间绝缘膜、经由第1接触孔而与第2杂质区域及第1杂质区域电连接的第1电极、以及与高浓度层电连接的第2电极，并且，在半导体装置中，第1杂质区域从单元部延伸设置至外周部，在层间绝缘膜中，在外周部中的比单元部靠一个方向侧的部分，形成有使第1杂质区域露出的第2接触孔，第1电极在外周部中经
由第2接触孔而与第1杂质区域电连接。
[0011]由此，第1杂质区域延伸设置至外周部，在外周部中，第1电极与第1杂质区域电连接。因此，当半导体装置进行雪崩动作时，在外周部中，容易将载流子(例如空穴)从与第1杂质区域连接的第1电极抽取。因而，能够抑制在半导体装置内构成的寄生双极晶体管的动作，实现雪崩耐量的提高从而能够实现半导体装置的耐压的提高。
[0012]另外，对于各构成要素等附加的带括号的参照标记表示该构成要素等与后述实施方式中记载的具体构成要素等的对应关系的一例。
附图说明
[0013]图1是表示第1实施方式的半导体装置的整体的示意图。
[0014]图2是第1实施方式的半导体装置的上表面布局图。
[0015]图3是沿着图2中的III－III线的剖面图。
[0016]图4是沿着图2中的IV－IV线的剖面图。
[0017]图5是沿着图2中的V－V线的剖面图。
[0018]图6是沿着图2中的VI－VI线的剖面图。
[0019]图7是第1实施方式的半导体装置的立体示意图。
[0020]图8是表示半导体装置为导通状态时的电流路径的示意图。
具体实施方式
[0021]以下，根据附图说明本公开的实施方式。另外，以下的各实施方式中，对于相同或等同的部分附加同一标记而进行说明。
[0022](第1实施方式)
[0023]参照附图说明第1实施方式。对第1实施方式进行说明。本实施方式中，作为半导体元件，以具备具有双栅极的沟槽栅构造的n沟道型的纵型MOSFET(Metal Oxide Semiconductor Field Effect Transistor的简写)的半导体装置为例而进行说明。
[0024]首先，本实施方式的半导体装置如图1所示，具备具有成为主单元的主单元区域Rm及成为感测单元的感测单元区域Rs的单元部1、以及外周部2。主单元区域Rm及感测单元区域Rs具备相同构造的MOSFET，彼此的区域之间被进行了元件分离。
[0025]此外，主单元区域Rm及感测单元区域Rs被调整了面积比，以使得流过主单元区域Rm的漏极电流以规定比率减少地流过感测单元区域Rs。虽不特别限定，但感测单元区域Rs被设为主单元区域Rm的几百～几万分之一的大小。并且，在半导体装置中，根据流过感测单元区域Rs的感测电流，检测流过主单元区域Rm的主电流。此外，本实施方式的半导体装置具有源极区域14，具体后述。并且，本实施方式中，单元部1和外周部2根据是否形成了源极区域14而划分，形成有源极区域14的部分被作为单元部1。
[0026]以下，如图2～图7所示，以MOSFET的宽度方向为x方向，以与x方向交叉的MOSFET的进深方向为y方向，来说明半导体装置的结构。另外，如上述那样，单元部1中的主单元区域Rm和感测单元区域Rs为相同结构。因此，以下说明的单元部1的结构适用于主单元区域Rm及感测单元区域Rs双方。
[0027]如图3～图7所示，本实施方式的半导体装置利用具有由杂质浓度高的n
+
型硅衬底
等构成的衬底11的半导体衬底10而形成。在衬底11的表面上，形成有杂质浓度比衬底11低的n
‑
型的漂移层12。另外，本实施方式中，衬底11作为漏极层发挥功能，相当于高浓度层。
[0028]在漂移层12的表层部的希望位置，形成有杂质浓度设定得比较低的p型的体区域13。体区域13例如通过对漂移层12离子注入p型杂质等而形成，也作为形成沟道区域的沟道层发挥功能。另外，体区域13如图2所示，在后述的多个沟槽栅构造之间以y方向为长度方向而形成。并且，体区域13如图2所示，从单元部1延伸设置至外周部2。图2中，将形成有体区域13的部分与没有形成体区域13的部分的边界作为体区域边界部13a而用虚线表示。
[0029]在体区域13的表层部，具备杂质浓度比漂移层12高的n型的源极区域14。另外，源极区域14如图2所示，在后述的多个沟槽栅构造之间以y方向为长度方向而形成。但是，源极区域14以在体区域13内终止的方式形成。并且，本实施方式中，将形成有源极区域14的部分作为单元部1。图2中，将形成有源极区域14的部分与没有形成源极区域14的部分的边界作为源极区域边界部14a来表示。此外，本实施方式中，体区域1本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，形成有具有双栅极的沟槽栅构造的半导体元件，其特征在于，具有形成有上述半导体元件的单元部(1)和将上述单元部包围的外周部(2)，上述单元部具有：第1导电型的漂移层(12)；第2导电型的第1杂质区域(13)，形成在上述漂移层上；第1导电型的第2杂质区域(14)，形成在上述第1杂质区域内的该第1杂质区域的表层部，杂质浓度比上述漂移层高；多个上述沟槽栅构造，在以一个方向为长度方向且从上述第2杂质区域将上述第1杂质区域贯通而达到上述漂移层的呈条状配置的多个栅极沟槽(16)内分别隔着绝缘膜(17)依次层叠有屏蔽电极(18)、中间绝缘膜(20)以及栅极电极(19)而被设为上述双栅极；第1导电型或第2导电型的高浓度层(11)，隔着上述漂移层而形成在上述第1杂质区域的相反侧，杂质浓度比上述漂移层高；层间绝缘膜(21)，配置在上述沟槽栅构造与上述第1杂质区域及上述第2杂质区域之上，形成有与上述第1杂质区域及上述第2杂质区域相连的第1接触孔(21a)；第1电极(22)，经由上述第1接触孔而与上述第2杂质区域及上述第1杂质区域电连接；以及第2电极(25)，与上述高浓度层电连接，上述第1...

【专利技术属性】
技术研发人员：泷泽伸，野中裕介，合田健太，原田峻丞，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：