一种64并行度LDPC译码器解不同提升值的FPGA实现方法技术

本发明专利技术涉及一种64并行度LDPC译码器解不同提升值的FPGA实现方法，该方法包括：解调得到译码器中一组变量节点输入矩阵X

【技术实现步骤摘要】
一种64并行度LDPC译码器解不同提升值的FPGA实现方法


[0001]本专利技术属于无线通信和数字信号处理领域领域，涉及一种64并行度LDPC译码器解不同提升值的FPGA实现方法。

技术介绍

[0002]LDPC码即低密度奇偶校验码(Low Density Parity Check Code，LDPC)，它由Robert G.Gallager博士于1963年提出的一类具有稀疏校验矩阵的线性分组码，不仅有逼近Shannon限的良好性能，而且译码复杂度较低,结构灵活，是近年信道编码领域的研究热点。随着时间的推移，LDPC码已经广泛的应用于各个场景下的数字移动通信系统中，成为了EEE802.11ad、DVB
‑
S2等标准中的编码方案，并且在2016年10月成功从多种编码方案中脱颖而出被选为5G标准增强移动宽带(enhanced Mobile BroadBand)业务数据信道的中长码块编码方案。
[0003]由于LDPC码具有较低的解码复杂度，非常适合并行解码、支持高吞吐量传输，设计恰当的LDPC码具有很低的误码平台，完全可以满足5G高吞吐率传输与可靠性方面的需求。在2001年，林舒等人结合代数、几何理论，提出了一种全新的结构化LDPC码，由于这种码的校验矩阵具有准循环结构，因此被命名为准循环LDCP码(QC
‑
LDPC Codes)，相对于随机结构的LDPC码，QC
‑
LDPC码在硬件实现和误码性能方面拥有更出色的表现，因此在实际应用中受到了极大的欢迎。鉴于QC
‑
LDPC的优良特性，NR LDPC码也采用了这种准循环结构。
[0004]而由于3GPP协议中所提到5G采用的提升值Zc取值情况较多，所以当Zc等于协议规定最大值384时，使用低并行度的译码会比使用高并行度的译码器用时更长，而且高并行度的译码器在使用过程也存在占用硬件资源过多的问题。那么如何在保证最大吞吐率的前提实现硬件资源占用少，这是一个新的研究课题。

技术实现思路

[0005]有鉴于此，本专利技术的目的在于提供一种64并行度LDPC译码器解不同提升值的FPGA实现方法，从而解决如何在保证最大吞吐率的前提实现硬件资源占用少的技术问题。
[0006]为达到上述目的，本专利技术提供一种64并行度LDPC译码器解不同提升值的FPGA实现方法，其中：
[0007]解调得到译码器中一组变量节点输入矩阵X
1*i
，该组变量节点输入矩阵代表变量节点的i个最小负荷选路LLR，其中X
1*i
＝{A
1*0
，A
1*1
，A
1*2
，
……
，A
1*(i
‑
1)
}，i＝Zc,Zc为译码器解提升值；
[0008]利用译码并行度P将该组变量节点输入矩阵X
1*i
均分成Q份后得到该组变量节点重塑矩阵X
_new
，其中X
_new
＝X
Q*P
，所述X
Q*P
的具体矩阵表达如下：
[0009][0010]其中，Q＝Zc/P，P＝64，j≦为0,1,2
……
(P
‑
1)；
[0011]当所述输入矩阵X
Q*P
的变量节点对应的循环移位值CS大于或小于P时，判断中间变量CS
_new
是否等于0来确认该组变量节点重塑矩阵X
_new
移位行数；其中CS
_new
＝m％Q，CS为该输入矩阵X
Q*P
的变量节点对应的循环移位值，m为当Zc为最大值时该输入矩阵X
Q*P
的变量节点对应的循环移位值；
[0012]根据该组变量节点重塑矩阵X
_new
向下移位行数依次将该组变量节点重塑矩阵X
_new
的输入数据进行数据拼接。
[0013]优选地，当所述输入矩阵X
Q*P
的变量节点对应的循环移位值CS大于P且CS
_new
不等于0时，该组变量节点重塑矩阵X
_new
第0行至(Q
‑
CS
_new
)行向右移K位，该组变量节点重塑矩阵X
_new
第Q
‑
CS
_new
行到第Q行右移(K
‑
1)位；当所述输入矩阵X
Q*P
的变量节点对应的循环移位值CS大于P且CS
_new
等于0时，该组变量节点重塑矩阵X
_new
右移K位。
[0014]优选地，当所述输入矩阵X
Q*P
的变量节点对应的循环移位值CS小于P且CS
_new
不等于0时，该组变量节点重塑矩阵X
_new
第0行至(Q
‑
CS
_new
)行向右移M位，该组变量节点重塑矩阵X
_new
第Q
‑
CS
_new
行到第Q行右移(M+1)位；当所述输入矩阵X
Q*P
的变量节点对应的循环移位值CS小于P且CS
_new
等于0时，该组变量节点重塑矩阵X
_new
右移(m/Q)位。
[0015]进一步优选地，所述K的计算公式具体为：K＝(Zc+CS
_new
–
m)/Q。
[0016]进一步优选地，所述M的计算公式具体为：M＝(m
‑
CS
_new
)/Q。
[0017]进一步优选地，所述译码器解提升值Zc≦384。
[0018]本专利技术的有益效果在于：本专利技术通过采用重塑译码器输入矩阵的方式完成高吞吐译码需求，减少了译码过程的并行度大小，节约了FPGA的硬件资源。
附图说明
[0019]为了使本专利技术的目的、技术方案和有益效果更加清楚，本专利技术提供如下附图进行说明：
[0020]图1为本专利技术实施例中实现方法的基本流程图；
[0021]图2为本专利技术实施例中直接与分组后循环移位占用FPGA资源曲线图。
具体实施方式
[0022]下面将结合附图，对本专利技术的优选实施例进行详细的描述。
[0023]在3GPP协议中提到，整个编/译码核心包括：基图(BG)、提升值(Zc)以及循环移位值(CS)。BG是LDPC码PCM(Parity
‑
Check Matria,校验矩阵)设计的前提，也决定了LDPC码的宏观特性和整体性能。BG有两种情况，笼统的来说都可以用H矩阵表示，H矩阵又被分为A、B、C、D、0、I六个部分，其中B的大小固定为4
×
4，0代表零矩阵，即所有元素都为0的矩阵，I代表本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种64并行度LDPC译码器解不同提升值的FPGA实现方法，其特征在于：解调得到译码器中一组变量节点输入矩阵X
1*i
，该组变量节点输入矩阵代表变量节点的i个最小负荷选路LLR，其中X
1*i
＝{A
1*0
，A
1*1
，A
1*2
，
……
，A
1*(i
‑
1)
}，i＝Zc,Zc为译码器解提升值；利用译码并行度P将该组变量节点输入矩阵X
1*i
均分成Q份后得到该组变量节点重塑矩阵X
_new
，其中X
_new
＝X
Q*P
，所述X
Q*P
的具体矩阵表达如下：其中，Q＝Zc/P，P＝64，j≦为0,1,2
……
(P
‑
1)；当所述输入矩阵X
Q*P
的变量节点对应的循环移位值CS大于或小于P时，判断中间变量CS
_new
是否等于0来确认该组变量节点重塑矩阵X
_new
移位行数；其中CS
_new
＝m％Q，CS为该输入矩阵X
Q*P
的变量节点对应的循环移位值，m为当Zc为最大值时该输入矩阵X
Q*P
的变量节点对应的循环移位值；根据该组变量节点重塑矩阵X
_new
向下移位行数依次将该组变量节点重塑矩阵X
_new
的输入数据进行数据拼接。2.根据权利要求1所述的64并行度LDPC译码器解提升值的FPGA实现方法，其特征在于：当所述输入矩阵X
Q*P
的变量节点对应的循环移位值CS大于P且CS
_new
不等于0时，该组变量节点重塑矩阵X

【专利技术属性】
技术研发人员：杜念通，姚静，尤喜成，
申请(专利权)人：成都橙峰科技有限公司，
类型：发明
国别省市：