适用于高速通信的LDPC多比特量化硬件译码方法技术

本发明专利技术公开了一种适用于高速通信的LDPC多比特量化硬件译码方法，涉及通信物理层数字信号传输领域，包括的步骤1)复位译码模块，从信道获取待译码信息序列进行适合的比特量化扩展；2)为满足超高速、低资源消耗、低时延的工程需求，本发明专利技术采用一种全并行译码结构，所述全并行译码结构能够实现所有校验节点同时更新并提供给所有的变量节点。3)通过6路并行的方式进行校验节点更新，本发明专利技术校验节点更新使用的归一化因子通过自适应的方式获得；4)将步骤3得到的校验节点信息作为变量节点更新模块的输入，通过6路并行的方式进行变量节点更新，本发明专利技术对变量节点更新模块中的输入通过扩大比特量化的位数提高译码器的译码能力。比特量化的位数提高译码器的译码能力。比特量化的位数提高译码器的译码能力。

【技术实现步骤摘要】
适用于高速通信的LDPC多比特量化硬件译码方法


[0001]本专利技术涉及通信物理层数字信号传输领域的一种适用于高速通信的LDPC多比特量化硬件译码方法。更具体的说，是一种采用全并行结构、通过改进归一化最小和译码算法中的归一化因子以及多比特量化方式来提高译码能力，且适用于实际工程中高速数字信号通信的硬件信道译码方法。

技术介绍

[0002]伴随着5G，6G时代的来临，在现代数字信号传输与存储系统中，高速通信一直是通信领域的热门研究方向，由于通信传输信道噪声的存在，数字信号传输发生错误成为不可避免的问题之一，如何有效地提升高速通信数字信号传输系统的传输可靠性成为通信领域一项至关重要的研究内容。信道编译码技术是解决传输可靠性问题的重要解决方案。
[0003]Shannon信道编码定理作为一切通信传输系统的基本定理，提出了信道能够传输的最大平均信息速率，也就是信道容量，通信领域的研究人员致力于将信道传输速率提高至信道容量，当前LDPC、Turbo以及Polar码三种编码方式能够在理论性能上趋近Shannon限。与其它两种编码方式相比，LDPC码译码复杂度低，支持并行译码以及译码错误可检测，最重要的是，LDPC码在中长码时性能更佳，因此，在高速通信系统中，LDPC码也成为信道编码的重要方案之一。
[0004]LDPC译码方法是提高数字信号传输可靠性的关键，然而在实际通信工程应用中，复杂度太高的译码算法在硬件实现中往往需要占用巨大的逻辑资源，所以需要兼顾译码性能和实际资源消耗，归一化最小和译码算法属于置信传播，具有译码复杂度低，译码性能好的特点，因此在实际工程实现中多采用该方法来进行LDPC译码方案。改善硬件译码算法实现中归一化因子的选择方式以及使用多比特量化译码方式是有效地提高译码能力可行方向。

技术实现思路

[0005]本专利技术用于提高在高速通信工程硬件实现中降低硬件资源消耗、提高信道译码模块的译码能力。为实现上述目的，本专利技术采取以下技术方案：
[0006]适用于高速通信的LDPC多比特量化硬件译码方法，包括以下步骤：
[0007](1)将译码模块进行复位，从信道获取长度为len待译码信息序列message进行k比特量化扩展，量化结果存放在寄存器中，记为message
q
，等待作为变量节点信息计算的输入；其中，k为3；
[0008](2)对译码模块进行初始化；其中，译码模块包括全并行校验节点更新模块，全并行节点信息计算与传递模块、存储器模块以及全并行变量节点更新模块；
[0009](3)利用LDPC码奇偶校验系数矩阵将步骤(1)得到的量化扩展结果message
q
采用全并行结构方式计算得到变量节点信息v
mess
；
[0010](4)将步骤(3)得到的变量节点信息v
mess
作为全并行校验节点更新模块的输入，通
过6路全并行的方式进行校验节点更新，得到校验节点更新值；其中，所述全并行校验节点更新模块使用的归一化因子通过自适应的方式获得；
[0011](5)根据步骤(4)得到的校验节点更新值使用6路并行的方式计算得到校验节点信息c
mess
；
[0012](6)将步骤(5)得到的校验节点信息c
mess
进行扩大比特量化位数的操作，之后作为全并行变量节点更新模块的输入，通过6路全并行的方式进行变量节点更新，将更新结果的最高位作为译码判决值；
[0013](7)将步骤(6)得到的译码判决值作为检验译码成功与否的输入，如果得到校验结果为全零矢量：即H
·
dout
T
＝0，则表明译码成功，译码过程结束；否则，判断是否达到最大迭代次数，如果没有达到最大迭代次数，则返回步骤(2)，如果达到最大迭代次数，声明译码失败，译码过程结束。
[0014]其中，步骤(3)具体为：
[0015]v
mess
[k*(row_i)
‑
1:k*(row_i
‑
1)]＝
[0016]message
q
[(len*k
‑
1)
‑
(R
i
‑
1)*k:(len*k
‑
1)
‑
(R
i
‑
1)*k
‑
(k
‑
1)][0017]其中，LDPC码奇偶校验系数矩阵H的维度为m
×
n，行重为row，列重为col；row_i＝1，2，
…
，row；R
i
表示H中每行“1”所在位置的索引，i＝1，2，
…
，row；
[0018]整个计算同时并行完成，待译码信息序列初次迭代时从信道中获取，从第二次迭代开始则从全并行变量节点更新模块的输出端获得。
[0019]其中，步骤(4)具体为：将步骤3得到变量节点信息v
mess
作为校验节点更新模块的输入，对每一个校验节点，使用二分法来获得与其相连的变量节点信息的最大值Max和次大值SMax，通过6路并行的方式进行校验节点更新，所述校验节点更新所使用的归一化因子通过自适应的方式获得，更新结果记为cnode，更新后的全部cnode信息作为校验节点更新值C
cnodes
；更新结果记为cnode的计算方式见下式：
[0020]cnode＝Max
‑
floor(Max/2)+floor(Max/4)或
[0021]cnode＝SMax
‑
floor(SMax/2)+floor(SMax/4)
[0022]其中，floor为floor函数。
[0023]其中，步骤(5)具体为：
[0024]c
mess
[k*(col_i)
‑
1:k*(col_i
‑
1)]＝
[0025]C
cnodes
[(len*k
‑
1)
‑
(Q
i
‑
1)*k:(len*k
‑
1)
‑
(Q
i
‑
1)*k
‑
(k
‑
1)][0026]其中，Q
i
表示LDPC码奇偶校验系数矩阵H中“1”所在位置的索引，
[0027]其中，步骤(6)具体为：将校验节点信息c
mess
作为变量节点更新模块的输入，通过6路并行的方式进行变量节点更新，对变量节点更新模块中的输入通过扩大比特量化的位数提高译码器的译码能力，将k比特的输入先映射至K比特，记为c
messK
，使用c
messK
更新变量节点，下式给出第j个变量节点的更新方式：<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.适用于高速通信的LDPC多比特量化硬件译码方法，其特征在于，包括以下步骤：(1)将译码模块进行复位，从信道获取长度为len待译码信息序列message进行k比特量化扩展，量化结果存放在寄存器中，记为message
q
，等待作为变量节点信息计算的输入；其中，k为3；(2)对译码模块进行初始化；其中，译码模块包括全并行校验节点更新模块，全并行节点信息计算与传递模块、存储器模块以及全并行变量节点更新模块；(3)利用LDPC码奇偶校验系数矩阵将步骤(1)得到的量化扩展结果message
q
采用全并行结构方式计算得到变量节点信息v
mess
；(4)将步骤(3)得到的变量节点信息v
mess
作为全并行校验节点更新模块的输入，通过6路全并行的方式进行校验节点更新，得到校验节点更新值；其中，所述全并行校验节点更新模块使用的归一化因子通过自适应的方式获得；(5)根据步骤(4)得到的校验节点更新值使用6路并行的方式计算得到校验节点信息c
mess
；(6)将步骤(5)得到的校验节点信息c
mess
进行扩大比特量化位数的操作，之后作为全并行变量节点更新模块的输入，通过6路全并行的方式进行变量节点更新，将更新结果的最高位作为译码判决值；(7)将步骤(6)得到的译码判决值作为检验译码成功与否的输入，如果得到校验结果为全零矢量：即H
·
dout
T
＝0，则表明译码成功，译码过程结束；否则，判断是否达到最大迭代次数，如果没有达到最大迭代次数，则返回步骤(2)，如果达到最大迭代次数，声明译码失败，译码过程结束。2.根据权利要求书1所述的适用于高速通信的LDPC多比特量化硬件译码方法，其特征在于，步骤(3)具体为：v
mess
[k*(row_i)
‑
1:k*(row_i
‑
1)]＝message
q
[(len*k
‑
1)
‑
(R
i
‑
1)*k:(len*k
‑
1)
‑
(R
i
‑
1)*k
‑
(k
‑
1)]其中，LDPC码奇偶校验系数矩阵H的维度为m
×
n，行重为row，列重为col；row_i＝1，2，
…
，row；R
i
表示H中每行“1”所在位...

【专利技术属性】
技术研发人员：乔健，张金波，刘丽哲，焦利彬，王皓月，巩乃成，张延洞，宋祥宇，张豪，
申请(专利权)人：中国电子科技集团公司第五十四研究所，
类型：发明
国别省市：