薄膜晶体管制造技术

一种薄膜晶体管，包括基板、半导体层、栅极绝缘层、栅极、源极以及漏极。半导体层位于基板之上。栅极绝缘层位于半导体层上。栅极位于栅极绝缘层之上，且重叠于半导体层。栅极包括第一部分、第二部分以及第三部分。第一部分沿着栅极绝缘层的表面延伸，且直接接触栅极绝缘层。第二部分分离于栅极绝缘层。以栅极绝缘层的表面为基准，第二部分的顶面高于第一部分的顶面。第三部分连接第一部分至第二部分。源极以及漏极电性连接至半导体层。以及漏极电性连接至半导体层。以及漏极电性连接至半导体层。

【技术实现步骤摘要】
薄膜晶体管


[0001]本专利技术涉及一种薄膜晶体管。

技术介绍

[0002]一般而言，电子装置中都包含有许多的主动元件。举例来说，显示装置中常包含有许多薄膜晶体管，且这些薄膜晶体管是利用在基板上沉积各种不同的薄膜(例如半导体、金属、介电层等)来形成。在显示装置中，薄膜晶体管可以设置于像素结构中，也可设置于驱动电路中。
[0003]随着科技的进步，各种工艺技术的临界尺寸(Critical size)逐渐缩小。栅极与半导体层之间的间距越来越小，因此，栅极所产生的电场容易影响半导体层之间的载子，进而导致薄膜晶体管的效能变差。

技术实现思路

[0004]本专利技术提供一种薄膜晶体管，能改善垂直电场所造成的漏电问题。
[0005]本专利技术的至少一实施例提供一种薄膜晶体管。薄膜晶体管包括基板、半导体层、栅极绝缘层、栅极、源极以及漏极。半导体层位于基板之上。栅极绝缘层位于半导体层上。栅极位于栅极绝缘层之上，且重叠于半导体层。栅极包括第一部分、第二部分以及第三部分。第一部分沿着栅极绝缘层的表面延伸，且直接接触栅极绝缘层。第二部分分离于栅极绝缘层。以栅极绝缘层的表面为基准，第二部分的顶面高于第一部分的顶面。第三部分连接第一部分至第二部分。源极以及漏极电性连接至半导体层。
[0006]本专利技术的至少一实施例提供一种薄膜晶体管。薄膜晶体管包括基板、半导体层、栅极绝缘层、栅极、源极以及漏极。半导体层位于基板之上。栅极绝缘层位于半导体层上。栅极位于栅极绝缘层之上，且重叠于半导体层。第一部分的栅极直接接触栅极绝缘层，且第二部分的栅极与栅极绝缘层之间具有真空空隙。源极以及漏极电性连接至半导体层。
附图说明
[0007]图1是依照本专利技术的一实施例的一种薄膜晶体管的剖面示意图。
[0008]图2A至图2I是图1的薄膜晶体管的制造方法的剖面示意图。
[0009]附图标记说明：
[0010]100：基板
[0011]110：半导体层
[0012]110
’
：半导体图案
[0013]112：源极区
[0014]114：第二轻掺杂区
[0015]115,115
’
：通道区
[0016]116：第一轻掺杂区
[0017]118：漏极区
[0018]120：闸绝缘层
[0019]130：栅极
[0020]130
’
：栅极图案层
[0021]130”：栅极材料层
[0022]132：第一部分
[0023]132a,134a,136a：底面
[0024]132b,134b,136b：顶面
[0025]134：第二部分
[0026]136：第三部分
[0027]140：层间介电层
[0028]142,144,162,164,OP：开口
[0029]152：源极
[0030]154：漏极
[0031]160：保护层
[0032]GP：真空空隙
[0033]ND：法线方向
[0034]PR,PR
’
：光刻胶图案层
[0035]SE,SE
’
：牺牲层
[0036]SE”：牺牲图案层
[0037]T：厚度
[0038]TFT：薄膜晶体管
具体实施方式
[0039]图1是依照本专利技术的一实施例的一种薄膜晶体管TFT的剖面示意图。请参考图1，薄膜晶体管TFT包括基板100、半导体层110、栅极绝缘层120、栅极130、源极152以及漏极154。在一些实施例中，薄膜晶体管TFT还包括层间介电层140以及保护层160。
[0040]基板100的材质可为玻璃、石英、有机聚合物或不透光/反射材料(例如：导电材料、金属、晶圆、陶瓷或其他可适用的材料)或是其他可适用的材料。若使用导电材料或金属时，则在基板100上覆盖一层绝缘层(未示出)，以避免短路问题。
[0041]半导体层110位于基板100之上。在本实施例中，半导体层110直接形成于基板100上，但本专利技术不以此为限。在其他实施例中，半导体层110与基板100之间还包括其他绝缘层及/或遮光层。
[0042]半导体层110为单层或多层结构，其材料包含非晶硅、多晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟镓锌氧化物或是其他合适的材料、或上述材料的组合)或其他合适的材料或上述材料的组合。在本实施例中，以半导体层110为多晶硅为例。
[0043]半导体层110包括漏极区118、第一轻掺杂区116、通道区115、第二轻掺杂区114以及源极区112。第一轻掺杂区116以及第二轻掺杂区114分别连接通道区115的两端。第一轻
掺杂区116位于漏极区118与该通道区115之间，且第二轻掺杂区114位于源极区112与通道区115之间。
[0044]在本实施例中，在薄膜晶体管TFT为关闭(OFF)的状态下，通道区115的电阻率大于第一轻掺杂区116以及第二轻掺杂区114的电阻率，且第一轻掺杂区116以及第二轻掺杂区114的电阻率大于漏极区118以及源极区112的电阻率。举例来说，漏极区118以及源极区112经掺杂而具有低于第一轻掺杂区116以及第二轻掺杂区114的电阻率，且第一轻掺杂区116以及第二轻掺杂区114经掺杂而具有低于通道区115的电阻率。在一些实施例中，第一轻掺杂区116、第二轻掺杂区114、漏极区118以及源极区112皆为N型半导体，且具有相同的掺子(Dopant)，然而漏极区118以及源极区112的掺杂浓度大于第一轻掺杂区116以及第二轻掺杂区114的掺杂浓度。在一些实施例中，第一轻掺杂区116的电阻率大于第二轻掺杂区114的电阻率。换句话说，第一轻掺杂区116的掺杂浓度小于第二轻掺杂区114的掺杂浓度。
[0045]栅极绝缘层120位于半导体层130上，且覆盖半导体层130。在一些实施例中，栅极绝缘层120包括氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝等无机绝缘材料、有机绝缘材料或其他合适的有机或无机的高介电常数绝缘材料。
[0046]栅极130位于栅极绝缘层120之上，且在基板100的法线方向ND上重叠于半导体层110。在本实施例中，通道区115在法线方向ND上重叠于栅极130，而第一轻掺杂区116、第二轻掺杂区114、漏极区118以及源极区112则在法线方向ND上不重叠于栅极130。
[0047]在一些实施例中，栅极130为单层或多层结构，且其材料例如包括铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌、镍等金属、上述合金、上述金属氧化物、上述金属氮化物或上述的组合或其他导电材料。
[0048]在本实施例中，栅极130包括阶梯结构。具体地说，栅极130包括第一部分132、第二部分134以及第三部分136，且第一部分132、第二部分136以及第三部分134共同组成阶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种薄膜晶体管，包括：一基板；一半导体层，位于该基板之上；一栅极绝缘层，位于该半导体层上；一栅极，位于该栅极绝缘层之上，且重叠于该半导体层，其中该栅极包括：一第一部分，沿着该栅极绝缘层的表面延伸，且直接接触该栅极绝缘层；一第二部分，分离于该栅极绝缘层，其中以该栅极绝缘层的表面为基准，该第二部分的顶面高于该第一部分的顶面；一第三部分，连接该第一部分至该第二部分；以及一源极以及一漏极，电性连接至该半导体层。2.如权利要求1所述的薄膜晶体管，其中该半导体层包括：一通道区，在该基板的一法线方向上重叠于该栅极；一第一轻掺杂区以及一第二轻掺杂区，分别连接该通道区的两端；以及一源极区以及一漏极区，其中该第一轻掺杂区位于该漏极区与该通道区之间，且该第二轻掺杂区位于该源极区与该通道区之间，其中该漏极区相较于该源极区更靠近该第二部分。3.如权利要求1所述的薄膜晶体管，其中该半导体层包括：一通道区，在该基板的一法线方向上重叠于该栅极；一第一轻掺杂区以及一第二轻掺杂区，分别连接该通道区的两端；以及一源极区以及一漏极区，其中该第一轻掺杂区位于该漏极区与该通道区之间，且该第二轻掺杂区位于该源极区与该通道区之间，第一轻掺杂区的掺杂浓度小于该第二轻掺杂区的掺杂浓度。4.如权利要求1所述的薄膜晶体管，其中该第二部分相较于该第一部分更靠近该漏极。5.如权利要求1所述的薄膜晶体管，其中该第一部分、该第二部分以及该第三部分共同组成阶梯结构。6.如权利要求1所述的薄膜晶体管，其中该第一部分的底面以及该第三部分的底面接触该栅极绝缘层，且该第二部分的底面与该栅极绝缘层分离。7.如权利要求1所述的薄膜晶体管，其中该第二部分与该栅极绝缘层之间具有一真空空隙。8.如权利要求7所...

【专利技术属性】
技术研发人员：张国瑞，陈文泰，江启圣，廖昱筌，翁健森，孙铭伟，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：