用于分解式3D结构化SoC的原子性处置制造技术

在进一步的实施例中，提供了片上系统集成电路(SoC)，该SoC包括：有源基础管芯，包括第一缓存存储器；第一管芯，安装在有源基础管芯上并与有源基础管芯耦合；以及第二管芯，安装在有源基础管芯上并与有源基础管芯和第一管芯耦合。第一管芯包括互连组织、输入/输出接口和原子性操作处置器。第二管芯包括图形处理元件的阵列以及至有源基础管芯的第一缓存存储器的接口。图形处理元件中的至少一个配置成用于经由原子性操作处置器执行对存储器设备的原子性操作。子性操作。子性操作。

【技术实现步骤摘要】
用于分解式3D结构化SoC的原子性处置
相关申请的交叉引用
[0001]本专利申请要求美国临时申请第63/253437号、美国临时申请第63/253439号和美国临时申请第63/253452号的优先权，它们各自都提交于2021年10月7日，其中每一篇的内容通过引用整体结合到本文中。

技术介绍

[0002]可编程图形处理器可配置成用于将对共享存储器的一些操作执行为原子性操作。如果对共享存储器的操作相对于其他线程在单个步骤中完成并且没有其他线程能够在完成一半时观察修改，则该操作是原子性的。用于可编程图形处理器的经更新的设计将图形处理器容纳在分解式3D结构化SoC体系结构内。然而，对分解式3D SoC结构上的原子性事务的处置还未被常规系统解决。
附图说明
[0003]在所附附图中以示例方式而非限制方式来图示本专利技术，在附图中，类似的附图标记指示类似的要素，其中：
[0004]图1是根据实施例的图形处理器的框图；
[0005]图2A
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图2B图示根据实施例的图形处理器和计算加速器；
[0006]图3图示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种片上系统集成电路SoC，包括：有源基础管芯，所述有源基础管芯包括第一缓存存储器；第一管芯，所述第一管芯安装在所述有源基础管芯上并与所述有源基础管芯耦合，所述第一管芯包括互连组织、输入/输出接口和原子性操作处置器；以及第二管芯，所述第二管芯安装在所述有源基础管芯上并与所述有源基础管芯和所述第一管芯耦合，所述第二管芯包括图形处理元件的阵列以及至所述有源基础管芯的所述第一缓存存储器的接口，其中，所图形处理元件中的至少一个图形处理元件配置成用于经由所述原子性操作处置器执行对存储器设备的原子性操作。2.如权利要求1所述的SoC，其中，所述第一管芯包括配置成用于执行对所述存储器设备的原子性操作的媒体引擎。3.如权利要求2所述的SoC，其中，所述存储器设备经由所述第一管芯与所述第二管芯耦合。4.如权利要求1
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3中的任一项所述的SoC，其中，所述存储器设备是被包括在所述SoC上的第一存储器设备，并且所述第一缓存存储器配置成用于缓存对所述第一存储器设备的访问。5.如权利要求1
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3中的任一项所述的SoC，其中，所述存储器设备是与主机处理器耦合且能够经由所述输入/输出接口访问的第二存储器设备。6.如权利要求5所述的SoC,还包括第二缓存存储器，用于对与对所述第二存储器设备执行的原子性操作相关联的数据进行缓存。7.如权利要求6所述的SoC，其中，所述第二缓存存储器与猝发缓冲器缓存相关联，所述猝发缓冲器缓存在传入原子性请求的速率超出猝发速率阈值时被启用。8.如权利要求7所述的SoC，其中，响应于确定了所述传入原子性请求的速率超出所述猝发速率阈值，与所述第二缓存存储器相关联的控制电路配置成用于：调整与所述第二缓存存储器相关联的缓存替换策略，以解除对经修改的缓存行的驱逐的优先级；以及分配所述猝发缓冲器缓存中的缓存行以存储用于传入原子性请求的数据。9.如权利要求7所述的SoC，其中，所述猝发缓冲器缓存是所述第二缓存存储器的预留部分。10.如权利要求1
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9中的任一项所述的SoC，其中，对所述存储器设备的原子性操作是读取
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修改
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写入操作，并且其中：所述原子性操作处置器配置成用于：响应于来自所述图形处理元件中的所述至少一个图形处理元件的请求，执行读取以获得所有权操作以获得与所述原子性操作相关联的数据的一致性所有权；所述图形处理元件中的所述至少一个图形处理元件用于修改与所述原子性操作相关联的所述数据；并且所述原子性操作处置器用于执行写入操作以将经修改的数据写入所述存储器设备。11.一种方法，包括：在片上系统集成电路SoC上执行以下步骤，所述SoC包括配置成用于执行图形操作和媒体操作的处理资源：
在所述SoC上接收访问存储器地址的存储器访问请求；根据与所述存储器访问请求相关联的访问类型和与所述存储器地址相关联的存储器设备，在所述SoC内路由所述存储器访问请求，其中，路由所述存储器访问请求包括：响应于确定了所述访问类型是原子性的，将所述存储器访问请求路由到所述SoC的原子性处置器，其中，所述原子性处置器用于跟踪由所述处理资源执行的原子性存储器访问的完成；以及响应于确定了所述访问类型是非原子性的且所述存储器设备是与主机处理器耦合的系统存储器设备，将所述存储器访问请求路由到所述SoC的系统接口，其中，所述主机处理器能够经由所述系统接口来访问，并且所述系统接口将所述SoC耦合到主机互连总线。12.如权利要求11所述的方法，其中，所述访问类型是原子性的，所述存储器设备是所述系统存储器设备，并且所述方法还包括：经由所述原子性处置器将对一致性所有权的请求传送到所述系统存储器设备，所述请求经由所述系统接口被传送；经由所述系统接口接收对于对一致性所有权的所述请求的响应；将响应于对一致性所有权的所述请求而经由所述系统接口接收的数据传送到所述存储器访问请求的源；以及经由所述存储器接口将从所述存储器访问请求的所述源接收的经修改的数据传送到所述系统存储器设备。13.如权利要求11所述的方法，其中，所述访问类型是原子性的，所述存储器设备是所述系统存储器设备，并且所述方法还包括：经由所述原子性处置器将对一致性所有权的请求传送到所述SoC的一致性管理器，所述一致性管理器用于管理针对由所述SoC对所述系统存储器的访问的一致性；由所述一致性管理器确定用于所述存储器地址的数据...

【专利技术属性】
技术研发人员：R，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：