基于铁电忆阻器的逻辑电路的实现方法技术

本发明专利技术公开了一种基于铁电忆阻器的逻辑电路的实现方法，目的在于将高性能的铁电忆阻器应用到逻辑运算中。该方法将铁电忆阻器的伏安特性进行数据拟合，以建立具有铁电忆阻器特性的器件模型，然后通过Cadence Virtuoso工具设计出基于铁电忆阻器的与门、或门、减法器、加法器和比较器一系列基本逻辑电路，并对各个电路进行仿真验证本发明专利技术的可靠性。本发明专利技术意在将低功耗、快读写速度、耐久性好的铁电忆阻器器件运用到逻辑运算中，具有广阔的前景。具有广阔的前景。具有广阔的前景。

【技术实现步骤摘要】
基于铁电忆阻器的逻辑电路的实现方法


[0001]本专利技术涉及逻辑电路应用
，尤其是基于铁电忆阻器的逻辑电路的实现方法。

技术介绍

[0002]后摩尔时代的到来伴随着元件尺寸微缩逐渐趋于物理极限，速度的提高变得困难，功耗很难降低等一系列问题。随着大数据和人工智能的快速发展，逐渐暴露出冯〃诺依曼瓶颈的存储墙和功耗墙等问题，大量延迟和功耗迫切要求更高性能的元器件和芯片。因此，将低功耗、性能稳定且适用于“存算一体化”的非易失性存储器件应用到实际电路中成为突破冯诺依曼瓶颈的重要解决方案。
[0003]忆阻器被认为是电阻、电容和电感之外的第四种电路基本元件，且被视为下一代非易失性存储器技术，具有高速、低功耗、易集成，以及与CMOS工艺兼容等优势，能够满足下一代高密度信息存储和高性能计算对通用型电子存储器的性能需求。同时，忆阻器能够实现非易失性状态逻辑运算和类脑神经计算功能，在大数据时代超高密度信息存储、超高性能计算和类脑人工智能等重大战略领域中具有里程碑的意义和基石作用。
[0004]然而，传统忆阻器内部导电细丝的形成和断裂是不稳定的，因此难以真实地模仿生物突触的功能，这个问题已成为阻碍忆阻器模拟神经突触应用的主要因素。铁电忆阻器克服了传统忆阻器的缺点，铁电存储器作为新兴存储器件，通过施加外加电场的方式实现器件电极化翻转进而达到器件非易失性存储的目的。因其高读写速度、低功耗与传统CMOS工艺兼容等优点在存储、逻辑运算和神经网络计算等领域有着广泛应用潜力。
[0005]本专利技术根据铁电忆阻器Ir/>‑
V特性建立器件模型，进而搭建出与门、或门、减法器、加法器和比较器一系列基本逻辑电路，并对各个电路仿真验证，这对铁电忆阻器的在数字运算上的应用具有实际意义。

技术实现思路

[0006]本部分的目的在于概述本专利技术的实施例的一些方面以及简要介绍一些较佳实施例，在本部分以及本申请的说明书摘要和专利技术名称中可能会做些简化或省略以避免使本部分、说明书摘要和专利技术名称的目的模糊，而这种简化或省略不能用于限制本专利技术的范围。
[0007]鉴于上述和/或现有技术中所存在的问题，提出了本专利技术。
[0008]因此，本专利技术所要解决的技术问题是如何将具有低功耗，高速度等优良性能的铁电忆阻器应用到逻辑运算中，提供了基于铁电忆阻器实现逻辑电路的方法的问题。
[0009]为解决上述技术问题，本专利技术提供如下技术方案：基于铁电忆阻器的逻辑电路的实现方法，包括，
[0010]通过工具获取铁电忆阻器的I
‑
V特性曲线；
[0011]对所述的铁电忆阻器I
‑
V特性曲线进行数据拟合进而建模；
[0012]使用工具对铁电忆阻器模型进行了参数分析，以显示铁电忆阻器模型的有效性；
[0013]使用工具将铁电忆阻器模型搭建为各种经典逻辑门电路，并仿真证明基于铁电忆阻器模型的各个逻辑门电路的可行性。
[0014]作为本专利技术所述基于铁电忆阻器的逻辑电路的实现方法的一种优选方案，其中：所述逻辑电路的实现方法包括，所述工具为Cadence Virtuoso工具，所述Cadence Virtuoso工具用于获取铁电忆阻器的I
‑
V特性曲线用于铁电忆阻器的建模和对所述的铁电忆阻器I
‑
V特性曲线进行数据拟合进而建模，该模型是可用于Cadence Virtuoso工具中的电路元器件模型。
[0015]作为本专利技术所述基于铁电忆阻器的逻辑电路的实现方法的一种优选方案，其中：所述的建模是基于Verilog
‑
A对铁电忆阻器的I
‑
V特性曲线进行拟合生成相对应的器件模型。
[0016]作为本专利技术所述基于铁电忆阻器的逻辑电路的实现方法的一种优选方案，其中：所述逻辑电路的实现方法包括，使用Cadence Virtuoso工具对铁电忆阻器模型进行了参数分析，以显示铁电忆阻器模型的有效性。
[0017]作为本专利技术所述基于铁电忆阻器的逻辑电路的实现方法的一种优选方案，其中：所述逻辑电路的实现方法包括，使用Cadence Virtuoso工具将铁电忆阻器模型搭建为各种经典逻辑门电路，并仿真证明基于铁电忆阻器模型的各个逻辑门电路的可行性，所述的逻辑门电路包括与门，或门，减法器，加法器以及比较器。
[0018]作为本专利技术所述基于铁电忆阻器的逻辑电路的实现方法的一种优选方案，其中：所述的与门电路由两个铁电忆阻器并联实现，两端输入，一端输出的与逻辑。
[0019]作为本专利技术所述基于铁电忆阻器的逻辑电路的实现方法的一种优选方案，其中：所述的或门电路由两个铁电忆阻器和三个反相器可实现两端输入，一端输出的或逻辑。
[0020]作为本专利技术所述基于铁电忆阻器的逻辑电路的实现方法的一种优选方案，其中：所述的减法器电路由六个铁电忆阻器、一个或非门和三个反相器实现两端输入，一端输出的减法运算。
[0021]作为本专利技术所述基于铁电忆阻器的逻辑电路的实现方法的一种优选方案，其中：所述的加法器电路由六个铁电忆阻器、一个或非门和两个反相器实现两端输入，一端输出的加法运算。
[0022]作为本专利技术所述基于铁电忆阻器的逻辑电路的实现方法的一种优选方案，其中：所述的比较器电路由八个铁电忆阻器、一个或非门和三个反相器实现两端输入，三端输出的比较器。
[0023]本专利技术的有益效果：本专利技术搭建了典型铁电忆阻器可用于Cadence Virtuoso工具中的器件模型，并创新性的将铁电忆阻器映射到逻辑门电路中去，使用铁电忆阻器模型实现了与门，或门，减法器，加法器和比较器。因为铁电忆阻器相较于传统器件具有低功耗，开关速度快以及耐久性好等优点，所以本专利技术将铁电忆阻器映射到逻辑运算中能推动更高效的逻辑门电路的发展。
附图说明
[0024]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本
领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
[0025]图1为本专利技术提供的一种实施例所述的基于铁电忆阻器的逻辑电路的实现方法中典型的金属层/铁电层/金属层结构铁电忆阻器的I
‑
V特性曲线示意图；
[0026]图2为本专利技术提供的一种实施例所述的基于铁电忆阻器的逻辑电路的实现方法中铁电忆阻器的实际I
‑
V特性曲线和拟合I
‑
V特性曲线示意图；
[0027]图3为本专利技术提供的一种实施例所述的基于铁电忆阻器的逻辑电路的实现方法中铁电忆阻器模型在Cadence Virtuoso工具中的参数示意图；
[0028]图4为本专利技术提供的一种实施例所述的基于铁电忆阻器的逻辑电路的实现方法中与门电路示意图；
[0029]图5为本专利技术提供的一种实施例所述的基于铁电忆阻器的逻辑电路的实现方法中或本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.基于铁电忆阻器的逻辑电路的实现方法，其特征在于：包括，通过工具获取铁电忆阻器的I
‑
V特性曲线；对所述的铁电忆阻器I
‑
V特性曲线进行数据拟合进而建模；使用工具对铁电忆阻器模型进行了参数分析，以显示铁电忆阻器模型的有效性；使用工具将铁电忆阻器模型搭建为各种经典逻辑门电路，并仿真证明基于铁电忆阻器模型的各个逻辑门电路的可行性。2.根据权利要求1所述的基于铁电忆阻器的逻辑电路的实现方法，其特征在于：所述逻辑电路的实现方法包括，所述工具为Cadence Virtuoso工具，所述Cadence Virtuoso工具用于获取铁电忆阻器的I
‑
V特性曲线用于铁电忆阻器的建模和对所述的铁电忆阻器I
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V特性曲线进行数据拟合进而建模，该模型是可用于Cadence Virtuoso工具中的电路元器件模型。3.根据权利要求1或2所述的基于铁电忆阻器的逻辑电路的实现方法，其特征在于：所述的建模是基于Verilog
‑
A对铁电忆阻器的I
‑
V特性曲线进行拟合生成相对应的器件模型，拟合的I
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V特性曲线通过调整模型参数应该尽可能接近原曲线。4.根据权利要求3所述的基于铁电忆阻器的逻辑电路的实现方法，其特征在于：所述逻辑电路的实现...

【专利技术属性】
技术研发人员：但荣辉，魏仡昕，刘城，戎焕焕，丁子轩，贺林，童祎，
申请(专利权)人：南京邮电大学，
类型：发明
国别省市：