半导体封装装置及其制造方法制造方法及图纸

本公开提供了半导体封装装置及其制造方法，通过利用下表面基本共面的高度控制板，控制电镀过程以实现在衬底上形成顶面基本共面的各第一导电柱。即通过利用各顶面基本共面的第一导电柱，可以提高衬底对外电连接的均匀度。进而提高产品电连接性能和良率。度。进而提高产品电连接性能和良率。度。进而提高产品电连接性能和良率。

【技术实现步骤摘要】
半导体封装装置及其制造方法


[0001]本公开涉及半导体封装
，具体涉及半导体封装装置及其制造方法。

技术介绍

[0002]目前，在衬底上设置线路时，由于衬底表面的均匀度(uniformity)较差(例如，衬底的均匀度大多大于5％)，在将晶片(die)或者线路设置到衬底上时，可能会引起例如断开、冷焊、导电柱变形、导电柱损坏、焊球被挤压、键合面积减小等可能导致电性连接的问题。

技术实现思路

[0003]本公开提出了半导体封装装置及其制造方法。
[0004]第一方面，本公开提供了一种半导体封装装置，包括：
[0005]衬底；
[0006]第一介电层，设置于所述衬底上表面；
[0007]至少两个第一导电柱，部分嵌入所述第一介电层，所述第一导电柱电连接所述衬底的上表面，且各所述第一导电柱的上表面基本共面。
[0008]在一些可选的实施方式中，所述第一导电柱的第一水平距离大于第二水平距离，所述第一导电柱的第一水平距离为所述半导体封装装置的纵向截面中、所述第一导电柱嵌入所述第一介电层部分的中心线与所述第一导电柱露出所述第一介电层部分在第一预设水平方向的最远距离，所述第一导电柱的第二水平距离为所述半导体封装装置的纵向截面中、所述第一导电柱嵌入所述第一介电层部分的中心线与所述第一导电柱露出所述第一介电层部分在第二预设水平方向的最远距离。
[0009]在一些可选的实施方式中，所述第一导电柱露出所述第一介电层的部分的下部具有相对上部的凹部。
[0010]在一些可选的实施方式中，所述第一导电柱包括从下到上依次设置的第一部分、阻挡层和第二部分，其中，阻挡层覆盖第一部分并且从第二部分暴露。
[0011]在一些可选的实施方式中，所述第一导电柱的阻挡层与所述第一介电层上表面之间具有间隙。
[0012]在一些可选的实施方式中，所述第一导电柱的阻挡层铺满所述第一导电柱的第一部分上表面。
[0013]在一些可选的实施方式中，所述第一导电柱的阻挡层部分覆盖所述第一导电柱的第一部分上表面。
[0014]在一些可选的实施方式中，所述第一导电柱的第二部分的上表面面积小于第一部分的上表面面积。
[0015]在一些可选的实施方式中，所述半导体封装装置还包括：
[0016]第二介电层，设置于所述衬底下表面；
[0017]至少两个第二导电柱，部分嵌入所述第二介电层，所述第二导电柱电连接所述衬底的下表面，且各所述第二导电柱的下表面基本共面。
[0018]在一些可选的实施方式中，所述半导体封装装置还包括：
[0019]粘合层，设置于所述第一介电层上，且所述粘合层包覆各所述第一导电柱露出所述第一介电层的部分；
[0020]至少一个芯片，设置于所述粘合层上表面，所述芯片主动面面向且电连接至少一个所述第一导电柱。
[0021]在一些可选的实施方式中，所述芯片主动面具有重布线层；以及
[0022]所述芯片主动面面向且电连接至少一个所述第一导电柱，包括：
[0023]所述芯片主动面设置的重布线层面向且电连接至少一个所述第一导电柱。
[0024]在一些可选的实施方式中，所述芯片主动面设置的重布线层接触至少一个所述第一导电柱。
[0025]在一些可选的实施方式中，所述衬底上表面的均匀度大于20％，和/或，线宽/线距为10/10微米。
[0026]在一些可选的实施方式中，所述芯片主动面设置的重布线层的表面均匀度小于5％，和/或，线宽/线距为2/2微米。
[0027]在一些可选的实施方式中，所述粘合层具有延伸至所述芯片侧壁的凸起部。
[0028]在一些可选的实施方式中，所述粘合层的高度小于20微米。
[0029]在一些可选的实施方式中，所述芯片主动面通过焊球电连接至少一个所述第一导电柱，所述焊球表面为单一弧面。
[0030]在一些可选的实施方式中，所述粘合层为各向异性导电胶或各向异性导电薄膜，所述芯片主动面通过所述粘合层电连接至少一个所述第一导电柱。
[0031]在一些可选的实施方式中，所述半导体封装装置还包括设置于所述粘合层或所述第一介电层的以下至少一项：打线、电子元件。
[0032]第二方面，本公开提供了一种制造半导体封装装置的方法，包括：
[0033]提供衬底；
[0034]在所述衬底上表面形成第一介电层；
[0035]在所述第一介电层上表面钻孔以形成至少一个导孔；
[0036]在所述第一介电层表面制作种子层；
[0037]涂覆光刻胶后光刻以露出所述至少一个导孔；
[0038]在所述第一介电层表面上方预设高度位置设置高度控制板，所述高度控制板的下表面基本共面；
[0039]在所述第一介电层和所述高度控制板之间电镀，以形成与各所述第一导孔对应的第一导电柱。
[0040]在一些可选的实施方式中，所述在所述第一介电层和所述高度控制板之间电镀，以形成与各所述第一导孔对应的第一导电柱，包括：
[0041]在所述第一介电层和所述高度控制板之间从第一预设水平方向通入电镀液电镀，以形成与各所述第一导孔对应的第一导电柱。
[0042]在一些可选的实施方式中，所述方法还包括：
[0043]在各所述第一导电柱上分别制作阻挡层和金属层；
[0044]层压粘合层；
[0045]将芯片键合到至少一个所述第一导电柱；
[0046]切割以形成半导体封装装置。
[0047]为了解决现有技术中衬底表面均匀度较差而导致的影响电性连接的各种问题，本公开提供的半导体封装装置及其制造方法，通过利用下表面基本共面的高度控制板，控制电镀过程以实现在衬底上形成顶面基本共面的各第一导电柱。即通过利用各顶面基本共面的第一导电柱，可以提高衬底对外电连接的均匀度。进而提高产品电连接性能和良率。
附图说明
[0048]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
[0049]图1根据本公开的半导体封装装置的一个实施例的纵向截面结构示意图；
[0050]图2是根据本公开的图1所示半导体封装装置中矩形框所对应的局部水平截面结构放大示意图；
[0051]图3A和图3B分别是根据本公开的第一导电柱的不同实施例的局部纵向截面结构放大示意图；
[0052]图4、图5A、图5B、图6、图7、图8A、图8B是根据本公开的半导体封装装置的不同实施例400、500a、500b、600、700、800a、800b的纵向截面结构示意图；
[0053]图9A
‑
9K是根据本公开的制造半导体封装装置的方法一个实施例在各个阶段制造的半导体封装装置的纵向截面结构示意图。
[0054]符号说明：
[0055]101
‑
衬底；102
‑
第一介电层；103
...

【技术保护点】

【技术特征摘要】
1.一种半导体封装装置，包括：衬底；第一介电层，设置于所述衬底上表面；至少两个第一导电柱，部分嵌入所述第一介电层，所述第一导电柱电连接所述衬底的上表面，且各所述第一导电柱的上表面基本共面。2.根据权利要求1所述的半导体封装装置，其中，所述第一导电柱的第一水平距离大于第二水平距离，所述第一导电柱的第一水平距离为所述半导体封装装置的纵向截面中、所述第一导电柱嵌入所述第一介电层部分的中心线与所述第一导电柱露出所述第一介电层部分在第一预设水平方向的最远距离，所述第一导电柱的第二水平距离为所述半导体封装装置的纵向截面中、所述第一导电柱嵌入所述第一介电层部分的中心线与所述第一导电柱露出所述第一介电层部分在第二预设水平方向的最远距离。3.根据权利要求1所述的半导体封装装置，其中，所述第一导电柱露出所述第一介电层的部分的下部具有相对上部的凹部，所述第一导电柱包括从下到上依次设置的第一部分、阻挡层和第二部分，其中，阻挡层覆盖第一部分并且从第二部分暴露。4.根据权利要求3所述的半导体封装装置，其中，所述第一导电柱的阻挡层与所述第一介电层上表面之间具有间隙，所述第一导电柱的阻挡层部分覆盖所述第一导电柱的第一部分上表面，所述第一导电柱的第二部分的上表面面积小于第一部分的上表面面积。5.根据权利要求1
‑
4中任一所述的半导体封装装置，其中，所述半导体封装装置还包括：粘合层，设置于所述第一介电层上，且所述粘合层包覆各所述第一导电柱露出所...

【专利技术属性】
技术研发人员：吕文隆，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：