基于集成解调运放的斩波稳定电路制造技术

本发明专利技术公开了一种基于集成解调运放的斩波稳定电路，包括：调制器，用于将低频信号调制成高频信号；放大解调模块，与所述调制器连接，用于放大解调所述高频信号；振荡器，分别与所述调制器和放大解调模块连接，用于发出时钟信号，控制所述调制器和放大解调模块。本发明专利技术通过调整解调时钟信号的相位来避开调制后信号的尖峰，从而大大抑制了时钟馈通和电荷注入等非理想因素产生的失调电压。非理想因素产生的失调电压。非理想因素产生的失调电压。

【技术实现步骤摘要】
基于集成解调运放的斩波稳定电路


[0001]本专利技术属于电子
，特别是涉及一种基于集成解调运放的斩波稳定电路。

技术介绍

[0002]传统的斩波稳定架构是在差分放大器后再增加一个MOS开关管组成的解调模块，那么受到MOS管开关时的时钟馈通和电荷注入等非理想因素的影响，调制后的信号在时钟信号的上升/下降沿处就会产生向上/下的尖峰，从而导致解调后的电压产生额外的失调。

技术实现思路

[0003]为了克服现有斩波稳定架构，存在的会导致解调后的电压产生额外的失调的问题，本专利技术提出一种基于集成解调运放的斩波稳定电路，该电路通过调整解调时钟信号的相位来避开调制后信号的尖峰，从而大大抑制了时钟馈通和电荷注入等非理想因素产生的失调电压。
[0004]为实现上述目的，本专利技术提供了如下方案：基于集成解调运放的斩波稳定电路，包括：
[0005]调制器，用于将低频信号调制成高频信号；
[0006]放大解调模块，与所述调制器连接，用于放大解调所述高频信号；
[0007]振荡器，分别与所述调制器和放大解调模块连接，用于发出时钟信号，控制所述调制器和放大解调模块。
[0008]优选地，所述放大解调模块包括共模反馈级、偏置级、集成解调的差分放大级和输出级；
[0009]所述偏置级与所述共模反馈级连接，所述集成解调的差分放大级与所述偏置级连接，所述输出级与所述集成解调的差分放大级连接。
[0010]优选地，所述共模反馈级包括第一PMOS管(PM1)、第二PMOS管(PM2)、第二十二PMOS管(PM22)、第二十四PMOS管(PM24)、第一NMOS管(NM1)、第二NMOS管(NM2)、第十五NMOS管(NM15)、第十六NMOS管(NM16)、第一电源(Is)、第二电源(V
REF
)；
[0011]其中所述第一NMOS管(NM1)的漏极、第一NMOS管(NM1)的栅极和第二NMOS管(NM2)的栅极与第一电源(Is)连接；
[0012]所述第一NMOS管(NM1)的源极、第二NMOS管(NM2)的源极、第十五NMOS管(NM15)的源极与第十六NMOS管(NM16)的源极连接；
[0013]所述第二NMOS管(NM2)的漏极、第一PMOS管(PM1)的漏极、第一PMOS管(PM1)的栅极与第二PMOS管(PM2)的栅极连接；
[0014]所述第一PMOS管(PM1)的源极与第二PMOS管(PM2)的源极连接；
[0015]所述第十五NMOS管(NM15)的栅极、第十五NMOS管(NM15)的漏极与第二十二PMOS管(PM22)的漏极连接；
[0016]所述第十六NMOS管(NM16)的栅极、第十六NMOS管(NM16)的漏极与第二十四PMOS管
(PM24)的漏极连接；
[0017]所述第二十二PMOS管(PM22)的源极、第二十四PMOS管(PM24)的源极与第二PMOS管(PM2)的漏极连接；
[0018]所述第二十二PMOS管(PM22)的栅极与第二电源(V
REF
)连接。
[0019]优选地，所述偏置级包括第三PMOS管(PM3)、第三NMOS管(NM3)、第七PMOS管(PM7)、第十九PMOS管(PM19)、第五NMOS管(NM5)、第八PMOS管(PM8)、第二十PMOS管(PM20)、第七NMOS管(NM7)、第四NMOS管(NM4)、第九PMOS管(PM9)、第六NMOS管(NM6)；
[0020]其中所述第三PMOS管(PM3)的栅极与第一PMOS管(PM1)的漏极连接，第三PMOS管(PM3)的源极、第七PMOS管(PM7)的源极、第八PMOS管(PM8)的漏极、第九PMOS管(PM9)的漏极与第一PMOS管(PM1)的漏极连接，第三PMOS管(PM3)的漏极与第三NMOS管(NM3)的漏极、第三NMOS管(NM3)的栅极连接；
[0021]所述第三NMOS管(NM3)的源极、第四NMOS管(NM4)的源极、第五NMOS管(NM5)的源极、第六NMOS管(NM6)的源极与第一NMOS管(NM1)的源极连接；
[0022]所述第五NMOS管(NM5)的栅极、第六NMOS管(NM6)的栅极与第一NMOS管(NM1)的栅极连接，第五NMOS管(NM5)的漏极与第十九PMOS管(PM19)的漏极、第十九PMOS管(PM19)的栅极、第二十PMOS管(PM20)的栅极连接，第六NMOS管(NM6)的漏极与第九PMOS管(PM9)的漏极、第九PMOS管(PM9)的栅极连接；
[0023]所述第四NMOS管(NM4)的栅极、第四NMOS管(NM4)的漏极与第七NMOS管(NM7)的源极连接；
[0024]所述第七NMOS管(NM7)的栅极、第七NMOS管(NM7)的漏极与第二十PMOS管(PM20)的漏极连接；
[0025]所述第二十PMOS管(PM20)的源极与第八PMOS管(PM8)的漏极连接，第八PMOS管(PM8)的栅极与第七PMOS管(PM7)的栅极、第七PMOS管(PM7)的漏极、第十九PMOS管(PM19)的源极连接。
[0026]优选地，所述集成解调的差分放大级包括第一电流通路和第二电流通路；
[0027]所述第一电流通路包括第四PMOS管(PM4)、第五PMOS管(PM5)、第十PMOS管(PM10)、第十一PMOS管(PM11)、第十二PMOS管(PM12)、第十五PMOS管(PM15)、第二十一PMOS管(PM21)、第二十五PMOS管(PM25)、第二十六PMOS管(PM26)、第十九NMOS管(NM19)、第二十一NMOS管(NM21)、第九NMOS管(NM9)、第十NMOS管(NM10)、第十七NMOS管(NM17)、第三电源(V
IN
)；
[0028]所述第二电流通路包括第六PMOS管(PM6)、第十三PMOS管(PM13)、第十四PMOS管(PM14)、第十六PMOS管(PM16)、第二十三PMOS管(PM23)、第二十NMOS管(NM20)、第八NMOS管(NM8)、第十一NMOS管(NM11)、第十二NMOS管(NM12)、第十八NMOS管(NM18)；
[0029]其中所述第四PMOS管(PM4)的源极、第五PMOS管(PM5)的源极、第六PMOS管(PM6)的源极与第三PMOS管(PM3)的源极连接，第四PMOS管(PM4)的栅极、第五PMOS管(PM5)的栅极、第六PMOS管(PM6)的栅极与第三PMOS管(PM3)的栅极连接，第四PMOS管(PM4)的漏极与第十PMOS管(PM10)的源极连接；
[0030]所述第十PMOS管(PM10)的栅极与第九PMOS管(PM9)的栅极连接，第十PMOS管(PM10)的漏极与第二十五PMOS管(PM25)的源极、第二十六PMOS管(PM26)的源极连接；
[0031]所述第二十五PMOS本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.基于集成解调运放的斩波稳定电路，其特征在于，包括：调制器，用于将低频信号调制成高频信号；放大解调模块，与所述调制器连接，用于放大解调所述高频信号；振荡器，分别与所述调制器和放大解调模块连接，用于发出时钟信号，控制所述调制器和放大解调模块。2.根据权利要求1所述的基于集成解调运放的斩波稳定电路，其特征在于，所述放大解调模块包括共模反馈级、偏置级、集成解调的差分放大级和输出级；所述偏置级与所述共模反馈级连接，所述集成解调的差分放大级与所述偏置级连接，所述输出级与所述集成解调的差分放大级连接。3.根据权利要求2所述的基于集成解调运放的斩波稳定电路，其特征在于，所述共模反馈级包括第一PMOS管(PM1)、第二PMOS管(PM2)、第二十二PMOS管(PM22)、第二十四PMOS管(PM24)、第一NMOS管(NM1)、第二NMOS管(NM2)、第十五NMOS管(NM15)、第十六NMOS管(NM16)、第一电源(Is)、第二电源(V
REF
)；其中所述第一NMOS管(NM1)的漏极、第一NMOS管(NM1)的栅极和第二NMOS管(NM2)的栅极与第一电源(Is)连接；所述第一NMOS管(NM1)的源极、第二NMOS管(NM2)的源极、第十五NMOS管(NM15)的源极与第十六NMOS管(NM16)的源极连接；所述第二NMOS管(NM2)的漏极、第一PMOS管(PM1)的漏极、第一PMOS管(PM1)的栅极与第二PMOS管(PM2)的栅极连接；所述第一PMOS管(PM1)的源极与第二PMOS管(PM2)的源极连接；所述第十五NMOS管(NM15)的栅极、第十五NMOS管(NM15)的漏极与第二十二PMOS管(PM22)的漏极连接；所述第十六NMOS管(NM16)的栅极、第十六NMOS管(NM16)的漏极与第二十四PMOS管(PM24)的漏极连接；所述第二十二PMOS管(PM22)的源极、第二十四PMOS管(PM24)的源极与第二PMOS管(PM2)的漏极连接；所述第二十二PMOS管(PM22)的栅极与第二电源(V
REF
)连接。4.根据权利要求2所述的基于集成解调运放的斩波稳定电路，其特征在于，所述偏置级包括第三PMOS管(PM3)、第三NMOS管(NM3)、第七PMOS管(PM7)、第十九PMOS管(PM19)、第五NMOS管(NM5)、第八PMOS管(PM8)、第二十PMOS管(PM20)、第七NMOS管(NM7)、第四NMOS管(NM4)、第九PMOS管(PM9)、第六NMOS管(NM6)；其中所述第三PMOS管(PM3)的栅极与第一PMOS管(PM1)的漏极连接，第三PMOS管(PM3)的源极、第七PMOS管(PM7)的源极、第八PMOS管(PM8)的漏极、第九PMOS管(PM9)的漏极与第一PMOS管(PM1)的漏极连接，第三PMOS管(PM3)的漏极与第三NMOS管(NM3)的漏极、第三NMOS管(NM3)的栅极连接；所述第三NMOS管(NM3)的源极、第四NMOS管(NM4)的源极、第五NMOS管(NM5)的源极、第六NMOS管(NM6)的源极与第一NMOS管(NM1)的源极连接；所述第五NMOS管(NM5)的栅极、第六NMOS管(NM6)的栅极与第一NMOS管(NM1)的栅极连接，第五NMOS管(NM5)的漏极与第十九PMOS管(PM19)的漏极、第十九PMOS管(PM19)的栅极、
第二十PMOS管(PM20)的栅极连接，第六NMOS管(NM6)的漏极与第九PMOS管(PM9)的漏极、第九PMOS管(PM9)的栅极连接；所述第四NMOS管(NM4)的栅极、第四NMOS管(NM4)的漏极与第七NMOS管(NM7)的源极连接；所述第七NMOS管(NM7)的栅极、第七NMOS管(NM7)的漏极与第二十PMOS管(PM20)的漏极连接；所述第二十PMOS管(PM20)的源极与第八PMOS管(PM8)的漏极连接，第八PMOS管(PM8)的栅极与第七PMOS管(PM7)的栅极、第七PMOS管(PM7)的漏极、第十九PMOS管(PM19)的源极连接。5.根据权利要求2所述的基于集成解调运放的斩波稳定电路，其特征在于，所述集成解调的差分放大级包括第一电流通路和第二电流通路；所述第一电流通路包括第四PMOS管(PM4)、第五PMOS管(PM5)、第十PMOS管(PM10)、第十一PMOS管(PM11)、第十二PMOS管(PM12)、第十五PMOS管(PM15)、第二十一PMOS管(PM21)、第二十五PMOS管(PM25)、第二十六PMOS管(PM26)、第十九NMOS管(NM19)、第二十一NMOS管(NM21)、第九NMOS管(NM9)、第十NMOS管(NM10)、第十七NMOS管(NM17)、第三电源(V
IN
)；所述第二电流通路包括第六PMOS管(PM6)、第十三PMOS管(PM13)、第十四PMOS管(PM14)、第十六PMOS管(PM16)、第二十三PMOS管(PM23)、第二十NMOS管(NM20)、第八NMOS管(NM8)、第十一NMOS管(NM11)、第十二NMOS管(NM12)、第十八NMOS管(NM18)；其中所述第四PMOS管(PM4)的源极、第五PMOS管(PM5)的源极、第六PMOS管(PM6)的源极与第三PMOS管(PM3)的源极连接，第四PMOS管(PM4)的栅极、第五PMOS管...

【专利技术属性】
技术研发人员：来新泉，夏修炼，赵竞翔，席小玉，李继生，
申请(专利权)人：西安水木芯邦半导体设计有限公司，
类型：发明
国别省市：