一种跨芯片互连系统及LVDS并行数据软硬件协同校准方法技术方案

本发明专利技术公开了一种跨芯片互连系统及LVDS并行数据软硬件协同校准方法，涉及多片网络领域，包括设置有辅助校准片间接口的辅助校准裸芯，以及设置有可校准片间接口的可校准裸芯；本发明专利技术可以根据各通道初始时序差异的实际情况选择使用硬件自动校准还是软件校准，使得校准过程更加灵活可控。当初始时序差异较小时，使用硬件自动校准调整时钟通道接收端的延时一般就能使全部数据通道均与时钟通道对齐，达到较高的校准效率。反之，当初始时序差异较大时，使用软件校准可以对时钟、各数据通道接收端和发送端的延时均作相应调整，具备更强的校准能力。准能力。准能力。

【技术实现步骤摘要】
一种跨芯片互连系统及LVDS并行数据软硬件协同校准方法


[0001]本专利技术涉及多片网络领域，具体涉及一种跨芯片互连系统及LVDS并行数据软硬件协同校准方法。

技术介绍

[0002]在高性能计算和大数据应用的背景下，系统架构师需要不断在给定的功率范围内集成更多内核、加速器和内存。而随着集成电路工艺的发展进入后摩尔时代，电子及物理的限制让半导体先进制程的持续微缩与升级难度越来越高。继续通过单芯片实现大型系统的方案必然面临着良率大幅降低、设计和掩模成本急剧增加等问题。将传统的单芯片设计方案改成多芯片进行设计，并利用高速接口进行互连或利用先进封装工艺进行集成的方案成为更优的选择。LVDS(Low Voltage Differential Signaling)是一种低摆幅的差分信号技术，具有低功耗、低误码率、低串扰和低辐射等优点，可满足跨裸芯之间的高速互连需求。
[0003]然而多芯片设计在提升系统性能、降低大型系统设计复杂度的同时也会额外引入由跨芯片互连所导致的问题或故障。由于PCB布线以及片间接口部分会引入时钟偏差(time skew)，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种跨芯片互连系统，其特征在于，包括设置有辅助校准片间接口的辅助校准裸芯，以及设置有可校准片间接口的可校准裸芯；辅助校准片间接口包括第一LVDS接口，第一LVDS接口分别与第一可配置寄存器和第一信号选择器相连；第一可配置寄存器与第一MCU相连；第一信号选择器分别与测试数据生成模块和辅助校准裸芯的片内网络相连；可校准片间接口包括第二LVDS接口，第二LVDS接口分别与第二可配置寄存器、第二信号选择器和时钟通道延时自动调整器相连；第二可配置寄存器与第二MCU相连；第二信号选择器分别与测试数据检查模块和可校准裸芯的片内网络相连；测试数据检查模块分别与时钟通道延时自动调整器和第二可配置寄存器相连；时钟通道延时自动调整器与第二可配置寄存器相连；第一LVDS接口和第二LVDS接口，用于组成LVDS通道，实现数据传输；时钟通道延时自动调整器，用于根据测试数据检查模块的检查结果，在硬件校准过程中对第二LVDS接口中的时钟通道接收端延时寄存器进行配置；第二MCU，用于根据测试数据检查模块的检查结果，在软件校准过程中对第二LVDS接口中的各通道接收端延时寄存器进行配置；第二信号选择器，用于在校准过程中将第二LVDS接口接收的测试数据送入测试数据检查模块，同时阻止测试数据流入可校准裸芯的片内网络；用于在非校准过程中将第二LVDS接口接收的正常数据送入可校准裸芯的片内网络；测试数据检查模块，用于根据有效的测试数据对各数据通道对齐状态进行判断，当校准过程为软件时，将判断结果传递给第二MCU；当校准过程为硬件时，将判断结果传递给时钟通道延时调整器；测试数据生成模块，用于在校准过程中生成凸显各数据通道时序差异的测试数据；第一信号选择器，用于在校准过程中将有效的测试数据传入第一LVDS接口，同时阻止辅助校准裸芯的片内网络正常数据包的流出；用于在非校准过程中将辅助校准裸芯的片内网络中正常数据送入第一LVDS接口；第一MCU，用于在软件校准过程中对第一LVDS接口中时钟通道的发送端延时寄存器和各数据通道发送端延时寄存器进行配置。2.一种应用于权...

【专利技术属性】
技术研发人员：黄乐天，魏敬和，刘国柱，何甜，陈颖芃，顾林，王明杰，田青，时迎琰，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：