【技术实现步骤摘要】
实现编解码器的处理电路和训练神经乘积编码系统的方法
[0001]本申请要求于2021年10月4日在美国专利商标局提交的第63/252027号美国临时专利申请以及于2022年9月9日在美国专利商标局提交的第17/942064号美国非临时专利申请的优先权和权益,其全部公开内容通过引用并入本文。
[0002]本公开的实施例的各方面涉及使用训练的神经网络实现的信道编码器和解码器。
技术介绍
[0003]信道编码器和信道解码器改善在噪声通信信道上发送和接收数据时的通信系统的可靠性。通常,实现纠错码(或错误纠正码ECC)的编码器将原始消息作为输入并生成编码消息,其中,编码消息与原始消息相比具有一些附加的数据比特(例如,编码消息比原始消息长)。这些附加的数据比特提供冗余使得如果编码消息在从编码器被发送与在解码器处被接收之间被破坏或以其他方式被修改,则解码器可在一些关于可根据应用于原始消息的ECC纠正的错误数量的限制内使用附加的数据来重建原始消息。经典纠错码的示例包括里德
‑
所罗门(Reed
‑
Solomon)码、Turbo(涡轮)码、低密度奇偶校验(LDPC)码和极化码。
[0004]本
技术介绍
部分中公开的上述信息仅用于增强对本公开的理解,因此其可以包含不形成本领域普通技术人员已知的现有技术的信息。
技术实现思路
[0005]本公开的实施例的各方面涉及用于使用神经网络实现信道编码器和信道解码器的系统和方法,以及用于训练神经网络以实现这种信道编码器和信道解码器的系统 ...
【技术保护点】
【技术特征摘要】
1.一种实现用于(n,k)纠错码的编码器的处理电路,其中,所述编码器被配置为:接收k个符号的原始数据;将所述k个符号的原始数据提供给包括M个神经编码器阶段的神经乘积编码器,所述M个神经编码器阶段中的第j神经编码器阶段包括由第j多个参数配置用于实现(n
j
,k
j
)纠错码的第j神经网络,其中M是大于1的整数,j=1、2、......、M,n
j
是n的因子,并且k
j
是k的因子;以及输出表示由纠错码编码的所述k个符号的原始数据的n个符号的编码数据。2.如权利要求1所述的处理电路,其中,所述第j神经网络包括全连接神经网络,并且其中,所述第j多个参数包括所述全连接神经网络的神经元之间的连接的多个权重。3.如权利要求1所述的处理电路,其中,所述编码器还被配置为将所述k个符号的原始数据重新成形为M维原始数据,以及其中,第j神经编码器阶段被配置为对所述M维原始数据的第j维度的k
j
个符号进行编码。4.如权利要求1所述的处理电路,其中,第j神经网络被配置为输出具有长度n
j
的实值向量。5.如权利要求1所述的处理电路,其中,所述处理电路被集成到移动装置中,并且其中,所述处理电路被配置为根据蜂窝通信协议对所述原始数据进行编码以用于传输。6.一种实现用于(n,k)纠错码的解码器的处理电路,所述解码器被配置为:接收n个符号的接收消息;将所述n个符号的接收消息提供给神经乘积解码器,其中,所述神经乘积解码器包括多个神经解码器阶段,所述多个神经解码器阶段被分组为I个流水线阶段,其中,I是正整数,所述神经乘积解码器的第i流水线阶段包括M个神经解码器阶段,,其中,M是大于1的整数,i=1、2、
……
、I,所述M个神经解码器阶段中的第j神经解码器阶段包括由第j多个参数配置用于实现(n
j
,k
j
)纠错码的第j神经网络,其中,j=1、2、
……
、M,n
j
是n的因子,k
j
是k的因子;以及输出根据所述n个符号的接收消息解码的估计的k个符号的原始数据。7.如权利要求6所述的处理电路,其中,第j神经网络包括全连接神经网络,并且其中,所述第j多个参数包括所述全连接神经网络的神经元之间的连接的多个权重。8.如权利要求6所述的处理电路,其中,所述解码器还被配置为将所述n个符号的接收消息重新成形为M维接收数据,并且其中,第j神经解码器阶段被配置为对所述M维接收数据的第j维度的n
j
个符号进行解码。9.如权利要求6所述的处理电路,其中,第j神经网络被配置为输出具有长度n
j
的实值向量。10.如权利要求6所述的处理电路,其中,第j神经网络被配置为输出具有长度Fn
j
的实值向量,其中F是大于1的整数。11.如权利要求6所述的处理电路,其中,所述解码器被配置为将所述n个符号的接收消息提供给所述神...
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