一种基于磁隧道结的触发电路及电子设备制造技术

本发明专利技术公开了一种基于磁隧道结的触发电路及电子设备，包括：主触发模块，用于发送触发信号；读逻辑模块，与主触发模块连接，读逻辑模块包括两条逻辑支路，每条逻辑支路包括一个磁隧道结以及反相放大单元，磁隧道结与反相放大单元连接，读逻辑模块用于根据磁隧道结的放电状态控制反相放大单元的工作状态，以输出与逻辑支路对应的支路电压；写入模块，与读逻辑模块连接，写入模块用于接收所述支路电压，并将支路电压写入与所述逻辑支路对应的磁隧道结进行存储。本发明专利技术实施例中，能够通过读逻辑模块实现读写电路分离，降低读电路错误率，并实现非易失性数据的存储。现非易失性数据的存储。现非易失性数据的存储。

【技术实现步骤摘要】
一种基于磁隧道结的触发电路及电子设备


[0001]本专利技术涉及集成电路
，尤其涉及一种基于磁隧道结的触发电路及电子设备。

技术介绍

[0002]随着科学技术以及微电子工业的迅速发展，许多专家及学者普遍认为，与磁学相关的非易失性电子器件的研发及量化生产很可能成为继微电子技术之后的第四次工业革命的源头。此外，随着大数据时代的到来，使得在传统冯
·
诺依曼计算体系结构当中，逻辑计算与数据存储电路相分离的结构已经不能适应海量数据的处理，其所需的动态功耗成指数上升。因此，功耗逐渐成为限制传统逻辑电路以及传统计算体系可扩展性的主要因素之一。自旋转移力矩磁隧道结(Spin
‑
Torque
‑
Transfer Magnetic Tunnel Junction，STT
‑
MTJ)因为无限的写入次数、非易失性等诸多优点得到了研究者们广泛的关注及研究。
[0003]然而，当自旋转移力矩磁隧道结中两个铁磁层的磁化方向相反时，一个磁性层中态密度大的自旋电子将进入另一磁性层中态密度小的电子空态，同理态密度小的自旋电子也将进入另一磁性层中态密度大的电子空态，这导致电子隧穿机率就低，总的隧穿电流会较小，对应隧道结的电阻大。为了解决上述问题，现有的读逻辑电路基本是基于预充电式灵敏放大器(Personal Computing System Architecture，PCSA)进行读逻辑电路的设计，当读逻辑电路进入预充电阶段，充电节点可以充电到电源电压大小，但是由于充电电压较高，当读电流过大时，会引起磁隧道结器件的翻转，从而导致电路读错误率的提升以及电路功率消耗的增大。

技术实现思路

[0004]本专利技术旨在至少解决现有技术中存在的技术问题之一，提供一种基于磁隧道结的触发电路及电子设备，能够通过读逻辑模块实现读写电路分离，降低读电路错误率，并实现非易失性数据的存储。
[0005]第一方面，本专利技术提供一种基于磁隧道结的触发电路，包括：
[0006]主触发模块，用于发送触发信号；
[0007]读逻辑模块，与所述主触发模块连接，所述读逻辑模块包括两条逻辑支路，每条所述逻辑支路包括一个磁隧道结以及反相放大单元，所述磁隧道结与所述反相放大单元连接，所述读逻辑模块用于根据所述磁隧道结的放电状态控制所述反相放大单元的工作状态，并根据所述触发信号输出与所述逻辑支路对应的支路电压，其中，所述放电状态用于表征所述磁隧道结的放电速度；
[0008]写入模块，与所述读逻辑模块连接，所述写入模块用于接收所述支路电压，并将所述支路电压写入与所述逻辑支路对应的磁隧道结进行存储。
[0009]上述基于磁隧道结的触发电路至少具有以下有益效果：通过主触发模块发送触发信号，以使读逻辑模块中的逻辑支路根据磁隧道结的放电速度快慢控制反相放大单元的工
作状态，从而实现预充电路径和放电路径的分离，并通过反相放大单元将信号放大，根据触发信号输出与逻辑支路对应的支路电压，从而提高触发电路的读取裕度，再通过写入模块将支路电压写入与逻辑支路对应的磁隧道结进行存储，从而实现触发电路的掉电不丢失，对输入数据进行非易失性保存。
[0010]根据本专利技术的一些实施例，所述读逻辑模块包括第一PMOS管、第四PMOS管、第三NMOS管、第四NMOS管和第七NMOS管，所述逻辑支路包括第一逻辑支路和第二逻辑支路，所述第一逻辑支路包括第一磁隧道结，所述第二逻辑支路包括第二磁隧道结，所述第一逻辑支路与所述第一PMOS管连接，所述第二逻辑支路与所述第四PMOS管连接，所述反相放大单元包括第一反相器、第二反相器、第二PMOS管、第三PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第五NMOS管和第六NMOS管，所述第二PMOS管的源极连接电源电压，所述第二PMOS管的漏极与所述第一NMOS管的漏极连接，所述第二PMOS管的栅极与所述第一NMOS管的栅极连接，所述第三PMOS管的源极连接电源电压，所述第三PMOS管的漏极连接第二NMOS管的栅极，所述第五PMOS管的源极连接电源电压，所述第五PMOS管的漏极连接所述第五NMOS管的漏极，所述第六PMOS管的源极连接电源电压，所述第六PMOS管的漏极连接所述第六NMOS管的漏极，所述第一反相器的输出端连接所述第三NMOS管的栅极，所述第一反相器的输入端连接于所述第五PMOS管和所述第五NMOS管的连接处，所述第二反相器的输出端连接所述第四NMOS管的栅极，所述第二反相器的输入端连接于所述第六PMOS管和所述第六NMOS管的连接处。
[0011]根据本专利技术的一些实施例，所述第一逻辑支路设置有第一采样点，所述第二逻辑支路设置有第二采样点，所述第一采样点用于输出所述第一逻辑支路的第一支路电压，所述第二采样点用于输出所述第二逻辑支路的第二支路电压。
[0012]在一些实施例中，所述第五PMOS管和所述第五NMOS管的连接处设置有第三采样点，所述第六PMOS管和所述第六NMOS管的连接处设置有第四采样点。
[0013]根据本专利技术的一些实施例，在预输入的控制信号为低电平的情况下，所述读逻辑模块根据所述控制信号导通所述第一PMOS管和所述第四PMOS管，以使所述第一采样点以及所述第二采样点预充电至电源电压、截止所述第七NMOS管，并导通所述第五PMOS管和所述第六PMOS管，以使所述第三采样点以及所述第四采样点处于预充电状态，截止所述第三NMOS管以及所述第四NMOS管以隔离放电状态；
[0014]或者，
[0015]在预输入的控制信号为高电平的情况下，所述读逻辑模块根据所述控制信号截止所述第一PMOS管和所述第四PMOS管，导通所述第一NMOS管、所述第二NMOS管、所述第三NMOS管以及所述第四NMOS管以使所述第一采样点以及所述第二采样点处于放电状态，并导通所述第七NMOS管以使所述第三采样点和所述第四采样点进行放电。
[0016]根据本专利技术的一些实施例，在预输入的控制信号为低电平的情况下，所述读逻辑模块根据所述控制信号截止所述第五NMOS管和所述第六NMOS管以保护所述写入模块，并导通所述写入模块，使得所述写入模块分别对所述第一采样点以及所述第二采样点进行电压采集，并将所述第一支路电压写入所述第一磁隧道结，将所述第二支路电压写入所述第二磁隧道结以实现对所述支路电压的存储。
[0017]根据本专利技术的一些实施例，所述第一PMOS管的源极与电源电压连接，所述第一
PMOS管的漏极分别与所述第一NMOS管的漏极和所述主触发模块连接，所述第四PMOS管的源极与所述电源电压连接，所述第四PMOS管的漏极分别与所述第二NMOS管的漏极和所述主触发模块连接，所述第一NMOS管的源极与所述第三NMOS管的漏极连接，所述第三NMOS管的栅极与所述第一反相器的输出端连接，所述第三NMOS管的源极连接至参考地，所述第二NMOS管的源极与所述第四NMOS管的漏极连接，所述第四NMOS管的栅极与所述第二反相器的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于磁隧道结的触发电路，其特征在于，包括：主触发模块，用于发送触发信号；读逻辑模块，与所述主触发模块连接，所述读逻辑模块包括两条逻辑支路，每条所述逻辑支路包括一个磁隧道结以及反相放大单元，所述磁隧道结与所述反相放大单元连接，所述读逻辑模块用于根据所述磁隧道结的放电状态控制所述反相放大单元的工作状态，并根据所述触发信号输出与所述逻辑支路对应的支路电压，其中，所述放电状态用于表征所述磁隧道结的放电速度；写入模块，与所述读逻辑模块连接，所述写入模块用于接收所述支路电压，并将所述支路电压写入与所述逻辑支路对应的磁隧道结进行存储。2.根据权利要求1所述的基于磁隧道结的触发电路，其特征在于，所述读逻辑模块包括第一PMOS管、第四PMOS管、第三NMOS管、第四NMOS管和第七NMOS管，所述逻辑支路包括第一逻辑支路和第二逻辑支路，所述第一逻辑支路包括第一磁隧道结，所述第二逻辑支路包括第二磁隧道结，所述第一逻辑支路与所述第一PMOS管连接，所述第二逻辑支路与所述第四PMOS管连接，所述反相放大单元包括第一反相器、第二反相器、第二PMOS管、第三PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第五NMOS管和第六NMOS管，所述第二PMOS管的源极连接电源电压，所述第二PMOS管的漏极与所述第一NMOS管的漏极连接，所述第二PMOS管的栅极与所述第一NMOS管的栅极连接，所述第三PMOS管的源极连接电源电压，所述第三PMOS管的漏极连接第二NMOS管的栅极，所述第五PMOS管的源极连接电源电压，所述第五PMOS管的漏极连接所述第五NMOS管的漏极，所述第六PMOS管的源极连接电源电压，所述第六PMOS管的漏极连接所述第六NMOS管的漏极，所述第一反相器的输出端连接所述第三NMOS管的栅极，所述第一反相器的输入端连接于所述第五PMOS管和所述第五NMOS管的连接处，所述第二反相器的输出端连接所述第四NMOS管的栅极，所述第二反相器的输入端连接于所述第六PMOS管和所述第六NMOS管的连接处。3.根据权利要求2所述的基于磁隧道结的触发电路，其特征在于，所述第一逻辑支路设置有第一采样点，所述第二逻辑支路设置有第二采样点，所述第一采样点用于输出所述第一逻辑支路的第一支路电压，所述第二采样点用于输出所述第二逻辑支路的第二支路电压。4.根据权利要求3所述的基于磁隧道结的触发电路，其特征在于，所述第五PMOS管和所述第五NMOS管的连接处设置有第三采样点，所述第六PMOS管和所述第六NMOS管的连接处设置有第四采样点。5.根据权利要求4所述的基于磁隧道结的触发电路，其特征在于，在预输入的控制信号为低电平的情况下，所述读逻辑模块根据所述控制信号导通所述第一PMOS管和所述第四PMOS管，以使所述第一采样点以及所述第二采样点预充电至电源电压、截止所述第七NMOS管，并导通所述第五PMOS管和所述第六PMOS管，以使所述第三采样点以及所述第四采样点处于预充电状态，截止所述第三NMOS管以及所述第四NMOS管以隔离放电状态；或者，在预输入的控制信号为高电平的情况下，所述读逻辑模块根据所述控制信号截止所述第一PMOS管和所述第四PMOS管，导通所述第一...

【专利技术属性】
技术研发人员：胡聪，苑金金，周甜，朱爱军，许川佩，黄喜军，万春霆，陈涛，
申请(专利权)人：桂林航天工业学院，
类型：发明
国别省市：