一种调整感测电流的电路及其内存组件制造技术

本实用新型专利技术提供一种调整感测电流的电路及其内存组件。电路包括感测放大器、第一箝位电路、第二箝位电路以及回馈电路。第一箝位电路包括并联耦接于感测放大器与内存阵列之间的第一箝位分支。第二箝位电路包括并联耦接于感测放大器与参考阵列之间的第二箝位分支。回馈电路被配置成因应于由感测放大器输出的输出数据而选择性地对第一箝位分支中的一或多者或者第二箝位分支中的一或多者进行启用或禁用。禁用。禁用。

【技术实现步骤摘要】
一种调整感测电流的电路及其内存组件


[0001]本技术涉及一种电子电路，且特别是涉及一种调整感测电流的电路。

技术介绍

[0002]半导体内存组件的最新发展是有关于将半导体技术与磁性材料及组件相结合的自旋电子学(spin electronics)。电子的自旋极化可用于指示「1」或「0」的状态。一个此种自旋电子组件是自旋矩转移(spin torque transfer，STT)磁性穿隧接面(magnetic tunneling junction，MTJ)组件。磁阻式随机存取内存 (magneto
‑
resistive random access memory，MRAM)是使用MTJ组件储存数据的非挥发性随机存取内存技术。在MRAM胞元中，可变的磁化层可相对于永久磁化层在两个位向上被磁化，进而提供明显不同的串联电阻。磁性层的平行对准状态具有相对低的电阻，而磁性层的反平行对准状态具有相对高的电阻。
[0003]须注意的是，“先前技术”段落的内容是用来帮助了解本技术。在“先前技术”段落所揭露的部份内容(或全部内容)可能不是所属
中具有通常知识者所知道的习知技术。在“先前技术”段落所揭露的内容，不代表该内容在本技术申请前已被所属
中具有通常知识者所知悉。

技术实现思路

[0004]本技术提供一种调整感测电流的电路及内存组件。
[0005]本技术的一些实施例提供一种调整感测电流的电路，电路包括感测放大器、第一箝位电路、第二箝位电路及回馈电路。第一箝位电路包括并联耦接于感测放大器与内存阵列之间的多个第一箝位分支。第二箝位电路包括并联耦接于感测放大器与参考阵列之间的多个第二箝位分支。回馈电路被配置成因应于由感测放大器输出的输出数据而选择性地对一或多个第一箝位分支中或一或多个第二箝位分支进行启用或禁用。
[0006]本技术的一些实施例提供一种电路中的内存组件，所述内存组件包括：内存阵列；参考阵列；第一箝位电路，耦接至内存阵列；第二箝位电路，耦接至参考阵列；感测放大器，被配置成因应于流经所述第一箝位电路的胞元电流及流经第二箝位电路的参考电流而输出一输出数据；以及回馈电路，被配置成因应于输出数据而对胞元电流或参考电流进行调整。
[0007]为让本技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
[0008]包含随附图式以提供对本技术的进一步理解，且随附图式并入本说明书中且构成本说明书的一部分。图式说明本技术的实施例，且与描述一起用于解释本技术的原理。
[0009]结合附图阅读以下详细说明，会最佳地理解本揭露的各个态样。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的大小。
[0010]图1是示出根据本技术一些实施例的示例性内存组件的图。
[0011]图2是示出根据本技术一些实施例的表示经训练神经网络权重的数据的示例性分布的图。
[0012]图3是示出根据本技术一些实施例的表示经训练神经网络权重的数据的另一示例性分布的图。
[0013]图4是根据本技术一些实施例的对内存组件的感测电流进行调整的方法的示例性流程图。
[0014]附图标记说明
[0015]100：内存组件
[0016]110：内存阵列
[0017]112：记忆胞元
[0018]120：参考阵列
[0019]122、124：参考胞元
[0020]130：感测电路
[0021]132、134：箝位电路
[0022]140：感测放大器
[0023]150：回馈电路
[0024]152：锁存电路
[0025]154：调整电路
[0026]200、300：分布
[0027]210、220、230、240、250、260、270：线
[0028]400：方法
[0029]410、420、430：操作
[0030]1322、1324、1342、1344：箝位分支
[0031]CS1A～CS1X、CS2A～CS2X：控制信号
[0032]D1[1]、D1[1]、D1[3：0]、D2[3：0]、D3[3：0]、W[2：0]、W[3：0]：数据
[0033]D[3]：数据值
[0034]D[n]、D[n+1]、W[0]：位
[0035]Dout：输出信号/输出数据
[0036]EN：启动信号
[0037]Iap、Ip：电流
[0038]Icell：胞元电流
[0039]Iref：参考电流
[0040]M[0]、M[1]、M[2]、M[3]、M[3：0]、M[n]、M[n：0]、M[n+1]：预设预测值
[0041]N1、N1A～N1X、N2、N2A～N2X：箝位组件
[0042]P[0]、P[1]、P[2]、P[3]、P[n]、P[n：0]：预测值
[0043]P[n+1]：先前数据位
[0044]S1A～S1X、S2A～S2X：开关组件
[0045]VGA：栅极偏压
[0046]W[1]：后续位/位
[0047]W[2]：最高有效位(MSB)/位
具体实施方式
[0048]以下揭露提供用于实施所提供目标的不同特征的许多不同的示例性实施例或实例。以下阐述组件及排列的具体简化实例以阐释本技术。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本技术可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例及/或配置之间的关系。
[0049]本说明书中使用的用语一般而言具有其在此项技术中以及在其中使用每一用语的特定上下文中的普通含义。本说明书中的实例(包括本文中论述的任何用语的实例)的使用仅为例示性的，且决非限制本技术或任何示例性用语的范围及含义。同样，本技术并不限于本说明书中给出的各种实施例。
[0050]尽管用语「第一」、「第二」等可在本文中用来阐述各种组件，但该些组件不应被该些用语所限制。该些用语用于区分一个组件与另一组件。举例而言，在不背离实施例的范围的条件下，第一组件可被称为第二组件，且类似地，第二组件可被称为第一组件。如本文中所使用，用语「及/或」包括相关联列出项中的一或多个项的任何及所有组合。
[0051]此外，为易于说明，本文中可能使用例如「位于
…
之下(beneath)」、「位于
…
下方(below)」、「下本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种调整感测电流的电路，其特征在于，包括：感测放大器；第一箝位电路，包括并联耦接于所述感测放大器与内存阵列之间的多个第一箝位分支；第二箝位电路，包括并联耦接于所述感测放大器与参考阵列之间的多个第二箝位分支；以及回馈电路，被配置成因应于由所述感测放大器输出的输出数据而选择性地对所述多个第一箝位分支中的一或多者或者所述多个第二箝位分支中的一或多者进行启用或禁用。2.根据权利要求1所述的电路，其特征在于，其中所述回馈电路包括：锁存电路，被配置成接收所述输出数据及启动信号；以及调整电路，被配置成当所述启动信号被启用时，根据所述输出数据向所述第一箝位电路及所述第二箝位电路输出多个控制信号。3.根据权利要求2所述的电路，其特征在于，其中所述调整电路被配置成藉由因应于所述输出数据为逻辑1而对所述多个第二箝位分支中的一或多者进行禁用来降低流经所述第二箝位电路的参考电流。4.根据权利要求2所述的电路，其特征在于，其中所述调整电路被配置成藉由因应于所述输出数据为逻辑0而对所述多个第一箝位分支中的一或多者进行禁用来降低流经所述第一箝位电路的胞元电流。5.根据权利要求2所述的电路，其特征在于，其中所述调整电路被配置成藉由所述多个控制信号对m个第一箝位分支及n个第二箝位分支进行启用，其中因应于所述输出数据为逻辑1，m大于n，且因应于所述输出数据为逻辑0，m小于n，m及n是整数。...

【专利技术属性】
技术研发人员：柯文升，吴瑞仁，刘仁杰，张孟凡，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：