电源电路制造技术

实施方式的电源电路具有：第1晶体管，其导通、截止根据被供给到栅极的控制信号来控制，输出对预定电压进行了跟随的输出电压；第2晶体管，其电流路径的一端连接于供给电源电压的输入端子，另一端连接于电阻的一端，根据所述控制信号输出所述预定电压；以及放大器电路，其对基准电压与经由所述电阻的另一端而输入的所述预定电压的电压差进行放大，并作为所述控制信号进行输出。控制信号进行输出。控制信号进行输出。

【技术实现步骤摘要】
电源电路
[0001]本申请享受以日本特许申请2021－155264号(申请日：2021年9月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0002]本专利技术的实施方式涉及电源电路。

技术介绍

[0003]电源电路具备如下的过压箝位功能：通过在产生了大的冲击电压时对输出电压进行箝位，防止向后级的电路部等施加过大的电压。

技术实现思路

[0004]实施方式提供能够在产生了大的冲击电压时高速地对输出电压进行箝位的电源电路。
[0005]实施方式的电源电路具有：第1晶体管，其导通、截止根据被供给到栅极的控制信号来控制，输出对预定电压进行了跟随的输出电压；第2晶体管，其电流路径的一端连接于供给电源电压的输入端子，另一端连接于电阻的一端，根据所述控制信号输出所述预定电压；以及放大器电路，其对基准电压与经由所述电阻的另一端而输入的所述预定电压的电压差进行放大，并作为所述控制信号进行输出。
附图说明
[0006]图1是表示第1实施方式涉及的电源电路的一个例子的电路图。
[0007]图2是表示第2实施方式涉及的电源电路的一个例子的电路图。
具体实施方式
[0008]以下，参照附图对实施方式进行说明。
[0009](第1实施方式)
[0010]图1是表示第1实施方式涉及的电源电路的一个例子的电路图。
[0011]本实施方式的电源电路具有电压源So1、NMOS晶体管(以下简称为晶体管)T1、T2、T3、放大器电路Amp1、电阻R1、R2、R3以及电容器C1。
[0012]电压源So1的负极性端子与基准电位点连接，在正极性端子产生电源电压Vin。来自电压源So1的电源电压Vin经由电源电路的输入端子IN被供给至晶体管T1、T2的漏极和电容器C1。
[0013]构成主开关的晶体管T1的源极与电源电路的输出端子OUT连接。在输出端子OUT连接有未图示的负载(电路部等)。在晶体管T1的栅极施加控制信号Vgate，该控制信号Vgate用于对是从电源电路向负载供给输出Vout、还是停止供给所述输出Vout进行控制。从放大器电路Amp1输出控制信号Vgate。
[0014]晶体管T1通过源跟随器结构，输出对作为后述的预定电压的电压Vs进行了追踪的输出Vout。晶体管T1根据高电平(以下称为H电平)的控制信号Vgate而成为导通(on)，基于电源电压Vin的输出Vout被供给至负载。根据低电平(以下称为L电平)的控制信号Vgate而成为截止(off)，停止向负载供给基于电源电压Vin的输出Vout。
[0015]晶体管T2与晶体管T1并联连接。晶体管T2的漏极与电源压So1的正极性端子连接。晶体管T2的源极与电阻R1的一端连接。电阻R1的另一端与电阻R2的一端连接。电阻R2的另一端与基准电位点连接。在晶体管T2的栅极被施加从放大器电路Amp1输出的控制信号Vgate，从源极输出由控制信号Vgate进行了控制的电压Vs。
[0016]电压Vs通过电阻R1和R2进行分压而被供给至放大器电路Amp1的反相输入端子。基准电压VREF被供给至放大器电路Amp1的非反相输入端子。放大器电路Amp1的输出端子与晶体管T1的栅极、晶体管T2的栅极以及晶体管T3的漏极连接。
[0017]放大器电路Amp1对被供给至非反相输入端子的基准电压VREF与被供给至反相输入端子的电压的电压差进行放大，作为控制信号Vgate进行输出。
[0018]从晶体管T2的源极输出与控制信号Vgate相应的电压Vs。通过源跟随器结构，从晶体管T1的源极以输出Vout跟随电压Vs、即输出Vout被箝位为电压Vs的方式进行输出Vout的输出。
[0019]电容器C1的一端经由输入端子IN与电压源So1的正极性输入端连接。电容器C1的另一端与电阻R3的一端连接。电阻R3的另一端与基准电位点连接。
[0020]晶体管T3的栅极连接于电容器C1与电阻R3之间的节点。晶体管T3的源极与基准电位点连接。当电源电压Vin急剧上升时，经由电容器C1被供给至晶体管T3的栅极，晶体管T3导通。由此，对控制信号Vgate进行下拉，对输出Vout进行箝位。
[0021]这样，本实施方式为如下构成：晶体管T2根据控制信号Vgate，将基于来自电源压So1的电源电压Vin产生的电压Vs反馈至放大器电路Amp1。
[0022]因此，本实施方式的电源电路能够在电源电压Vin产生了大的冲击电压时，根据电源电压Vin立即对控制信号Vgate进行控制，因此，能够进行高速的响应。
[0023]另外，本实施方式的电源电路不对输出Vout进行反馈，因此，不会受到在晶体管T1中流动的电流的影响，因此，容易确保放大器电路Amp1的相位余裕。
[0024]另外，本实施方式中，晶体管T1通过源跟随器结构，能够使输出Vout与电压Vs大致相等。即，通过由放大器电路Amp1和晶体管T2对电压Vs进行固定，能够也将输出Vout固定为电压Vs，能够在电源电压Vin产生了大的冲击电压时，将输出Vout箝位为电压Vs。
[0025]进一步，在本实施方式中设置有：电容器C1，其经由输入端子IN与电压源So1连接；和晶体管T3，其电流路径的一端与放大器电路Amp1的输出端子连接，另一端与基准电位点连接，栅极与电容器C1连接。由此，通过在电源电压Vin产生了大的冲击电压时，经由电容器C1而晶体管T3导通，对控制信号Vgate进行下拉，从而高速地对输出Vout进行箝位。
[0026]由此，根据本实施方式的电源电路，能够在产生了大的冲击电压时高速地对输出电压进行箝位。
[0027](第2实施方式)
[0028]接着，对第2实施方式进行说明。
[0029]图2是表示第2实施方式涉及的电源电路的一个例子的电路图。此外，在图2中对与
图1相同的构成要素赋予同一标号并省略说明。
[0030]本实施方式的电源电路构成为：第1实施方式的放大器电路Amp1被替代为放大器电路Amp2和NMOS晶体管T4，并且，追加电荷泵电路CP、PMOS晶体管T5、NMOS晶体管T6。
[0031]在放大器电路Amp2的非反相输入端子连接了电阻R1与R2之间的节点。基准电压VREF被输入至放大器电路Amp2的反相输入端子。放大器电路Amp2的输出端子与晶体管T4的栅极连接。
[0032]晶体管T4的漏极与晶体管T1以及T2的栅极连接，源极与基准电位点连接。晶体管T4根据放大器电路Amp2的输出，导通/截止被进行控制。在产生了大的冲击电压时，从放大器电路Amp2向晶体管T4的栅极输入H电平的信号，晶体管T4导通，对控制信号Vgate进行下拉。
[0033]在本实施方式中，控制信号Vgate通过电荷泵电路CP以及晶体管T5、T6产生。为了使晶体管T1导通，控制信号Vgate需要为比电源电压Vin高的电压。电源电压Vin被供给至本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电源电路，具有：第1晶体管，其导通、截止根据被供给到栅极的控制信号来控制，输出对预定电压进行了跟随的输出电压；第2晶体管，其电流路径的一端连接于供给电源电压的输入端子，另一端连接于电阻的一端，根据所述控制信号输出所述预定电压；以及放大器电路，其对基准电压与经由所述电阻的另一端而输入的所述预定电压的电压差进行放大，并作为所述控制信号进行输出。2.根据权利要求1所述的电源电路，具有第3晶体管，所述第3晶体管的电流路径的一端连接于所述放大器电路的输出...

【专利技术属性】
技术研发人员：郑增广，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：