针对存储器异步接口实现预定时序控制电路设计的方法技术

本发明专利技术涉及一种基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其中，该方法包括：设计者根据存储器的接口时序要求，判断当前存储器的接口时序是否存在异步时序关系，如果存在，则对存储器执行一系列输入操作，生成地址变化控制寄存器的输出信号、存储器读控制逻辑输出信号，并计算在最优和最差工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异，同时，利用STA系统对各个信号设置相应的逻辑关系属性以及最优布线时序区间，从而满足当前存储器该异步接口的时序要求。采用了本发明专利技术的该设计方法，通过将存储器异步接口转化成与同步信号相关联的方法，能有效减少布局布线迭代次数。效减少布局布线迭代次数。效减少布局布线迭代次数。

【技术实现步骤摘要】
针对存储器异步接口实现预定时序控制电路设计的方法


[0001]本专利技术涉及电路布局布线中的时序分析
，尤其涉及异步接口时序电路的布局布线时序分析
，具体是指一种基于STA系统并联合时序分析工具STA和前端电路设计来共同实现针对存储器异步接口实现预定时序控制电路设计的方法。

技术介绍

[0002]在集成电路设计开发过程中，一般来说同步时序要求都是通过静态时序分析工具STA分析来保证的，但是对于一些芯片内嵌的异步时序接口，比如OTP存储器接口，静态时序分析工具一般是无法对它们进行约束，使得这部分异步接口的时序大多是需要通过动态时序，也就是后仿真来检验，检验周期长。现有的时序分析STA一般不对异步接口电路进行约束和分析，而是在布局布线结束后，采用动态时序分析方法，对提供的环境最坏和最好的条件下的时序进行gate仿真，倘若这两种环境下无法同时使得异步接口能正常工作，那么设计必须针对该问题进行分析，不断指出正确的修改趋势，不断进行布线和gate仿真，如此迭代，直到找到最佳方案为止。此种方法费时费力，并且不利于芯片设计在工艺上进行移植。

技术实现思路

[0003]本专利技术的目的是克服了上述现有技术的缺点，提供了一种迭代次数少、可移植性高的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法。
[0004]为了实现上述目的，本专利技术的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法如下：
[0005]该基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其主要特点是，所述的方法包括以下步骤：
[0006](1)设计者根据存储器的接口时序要求，判断当前存储器的接口时序是否存在异步时序关系，如果存在，则执行步骤(2)；否则不继续处理；
[0007](2)所述的设计者针对所述的存储器进行地址变化控制寄存器的输出信号产生处理以及存储器读控制逻辑输出信号产生处理，并在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异；
[0008](3)STA系统根据所述的设计者的输入操作，设置与所述的时钟信号相关的同步控制逻辑，阻断所述的时钟信号的时钟属性以产生普通的输出信号，并设定最优布线时序区间；
[0009](4)STA系统根据所述的设计者的输入操作进行综合的布局布线，并返回STA系统界面的后访网表进行预定时序的验证。
[0010]较佳地，所述的步骤(1)所述的异步时序关系具体为：
[0011]不受所述的时钟信号进行静态时序约束的时序关系。
[0012]较佳地，所述的步骤(2)中的进行地址变化控制寄存器的输出信号产生处理以及存储器读控制逻辑输出信号产生处理，具体包括以下步骤：
[0013](2.1)所述的设计者针对所述的存储器执行输入操作，将所述的存储器的当前地址寄存器组与下一次地址寄存器组中的寻址信号进行比较，产生地址变化控制寄存器的输出信号。
[0014](2.2)所述的设计者将时钟信号通过阻隔缓冲器与所述的地址变化控制寄存器的输出信号进行逻辑与操作，产生存储器读控制逻辑输出信号。
[0015]更佳地，所述的步骤(2)中的在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异，具体为：
[0016]所述的设计者分别在最优和最差工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异。
[0017]较佳地，所述的在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异，具体包括以下步骤：
[0018](2.3.1)将所述的时钟信号的周期设置为Tread；
[0019](2.3.2)设置存储器读控制逻辑输出信号与地址寄存器组中的寻址信号之间的最小时序差值为第一预设时间间隔Ta；
[0020](2.3.3)在所述的存储器读控制逻辑输出信号有效的前提下，将出现最慢的存储器数据输出信号PDOUT与所述的存储器读控制逻辑输出信号之间的时序差值设置为第二预设时间间隔Tb；
[0021](2.3.4)对所述的存储器读控制逻辑输出信号使用静态时序分析工具分析工艺库进行工艺参数分析；
[0022](2.3.5)获取最优和最差工艺参数条件下同一个所述的存储器读控制逻辑输出信号之间的时序差异。
[0023]较佳地，所述的步骤(3)中的设置与所述的时钟信号相关的同步控制逻辑，具体为：
[0024]STA系统根据所述的设计者的输入操作，将地址寄存器组以及数据寄存器组设置为与所述的时钟信号相关的同步控制逻辑。
[0025]较佳地，所述的步骤(3)中的阻断所述的时钟信号的时钟属性以产生普通的输出信号，具体为：
[0026]STA系统根据所述的设计者的输入操作，在所述的阻隔缓冲器的输出端阻断所述的时钟信号的时钟属性，产生普通的输出信号。
[0027]较佳地，所述的步骤(3)中的设定最优布线时序区间，具体为：
[0028]STA系统根据所述的设计者的输入操作，设定从所述的阻隔缓冲器输出到当前该存储器的读控制逻辑输出信号的最优布线时序区间。
[0029]更佳地，所述的设定最优布线时序区间，具体包括以下步骤：
[0030](i)设定阻隔缓冲器自身延时(即所述的阻隔缓冲器自身从输入到输出所需的延时)加上从所述的阻隔缓冲器输入到存储器读控制逻辑输出信号所需延时的总延时中的最坏布线延时为TAmax，最优布线延时为TAmin；
[0031](ii)并设置最优布线延迟阈值为TAmax+Ta，设置最坏布线延时阈值为小于Tread
‑
Tb
‑
Tc的数值，其中Tc为第三预设时间间隔。
[0032]更佳地，所述的第三预设时间间隔Tc具体通过以下方式设定：
[0033]设定以所述的存储器数据输出信号PDOUT向外所输出的数据信号DOUT作为起始点，DOUT寄存器组作为终点，将该两点之间的延时的最大值设定为第三预设时间间隔Tc。
[0034]采用了本专利技术的该基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，通过将存储器的异步接口转化成与同步信号相关联的方法，指导布线工具自动在最优和最差工艺参数条件下自动选择器件来满足异步接口的时序要求，从而能够减少布局布线迭代次数，对后端人员要求降低，同时也增强了该设计方法在工艺上的可移植性。
附图说明
[0035]图1为本专利技术的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法在一具体实施例中的逻辑电路结构示意图。
[0036]图2为本专利技术的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法在一具体实施例中的时序关系示意图。
具体实施方式
[0037]为了能够更清楚地描述本专利技术的
技术实现思路
，下面结合具体实施例来本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的方法包括以下步骤：(1)设计者根据存储器的接口时序要求，判断当前存储器的接口时序是否存在异步时序关系，如果存在，则执行步骤(2)；否则不继续处理；(2)所述的设计者针对所述的存储器进行地址变化控制寄存器的输出信号产生处理以及存储器读控制逻辑输出信号产生处理，并在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异；(3)STA系统根据所述的设计者的输入操作，设置与所述的时钟信号相关的同步控制逻辑，阻断所述的时钟信号的时钟属性以产生普通的输出信号，并设定最优布线时序区间；(4)STA系统根据所述的设计者的输入操作进行综合的布局布线，并返回STA系统界面的后访网表进行预定时序的验证。2.根据权利要求1所述的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的步骤(1)所述的异步时序关系具体为：不受所述的时钟信号进行静态时序约束的时序关系。3.根据权利要求1或2所述的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的步骤(2)中的进行地址变化控制寄存器的输出信号产生处理以及存储器读控制逻辑输出信号产生处理，具体包括以下步骤：(2.1)所述的设计者针对所述的存储器执行输入操作，将所述的存储器的当前地址寄存器组与下一次地址寄存器组中的寻址信号进行比较，产生地址变化控制寄存器的输出信号。(2.2)所述的设计者将时钟信号通过阻隔缓冲器与所述的地址变化控制寄存器的输出信号进行逻辑与操作，产生存储器读控制逻辑输出信号。4.根据权利要求3所述的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的步骤(2)中的在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异，具体为：所述的设计者分别在最优和最差工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异。5.根据权利要求4所述的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异，具体包括以下步骤：(2.3.1)将所述的时钟信号的周期设置为Tread；(2.3....

【专利技术属性】
技术研发人员：华纯，
申请(专利权)人：华润微集成电路无锡有限公司，
类型：发明
国别省市：