一种高速高精度的数据传输系统和方法技术方案

本发明专利技术提供一种高速高精度的数据传输系统和方法，包括有接收高速的串行数据并转换成低速的并行数据，依据并行数据其每路数据到达采样口时间获取每路数据的延时值，依据延时值调整每路数据的输出延时，接收端同步接收并行数据。本发明专利技术能够使控制模块高速高精度的获取的待测模块反馈数据，以便控制模块及时给待测芯片反馈，有效的缩短待测芯片其测试时间，同时提高了传输数据的准确性。时提高了传输数据的准确性。时提高了传输数据的准确性。

【技术实现步骤摘要】
一种高速高精度的数据传输系统和方法


[0001]本专利技术涉及ADC测试
，具体涉及一种高速高精度的数据传输系统和方法。

技术介绍

[0002]JESD204B接口的最高速度可达12.5 Gbps/ lane，使用帧结构的串行数据链路，并在数据链路中嵌入时钟和校准字符。该接口通过减少设备之间的布线数量，从而减少了布局布线的匹配需求，并消除了建立和保持时间约束问题，最终简化了高速转换器数据接口的实现。JESD204B的实现需要在数据传输之前建立一个链接，因此需要新的挑战和技术来识别接口是否正常工作，如果没有正常工作，该如何处理。
[0003]搭建的ADC测试系统包括有控制模块和待测芯片。实际检测待测芯片时待测芯片与控制模块之间有信息交互，以便控制模块和待测芯片之间信息互通，完成整个测试过程。但随着半导体技术的发展，ADC的处理速度和处理精度也不断提升。若控制模块和待测芯片之间使用常规的数据传输接口（控制模块和待测芯片之间的数据交互时间长），影响待测芯片的测试速度和精度。

技术实现思路

[0004]有鉴于此，本专利技术要解决的问题是提供一种高速高精度的数据传输系统和方法，能够使控制模块高速高精度的获取的待测模块反馈数据，以便控制模块及时给待测芯片反馈，有效的缩短待测芯片其测试时间，同时提高了传输数据的准确性。
[0005]为解决上述技术问题，本专利技术采用的技术方案是：一种高速高精度的数据传输系统和方法，包括有接收高速的串行数据并转换成低速的并行数据，依据并行数据其每路数据到达采样口时间获取每路数据的延时值，依据延时值调整每路数据的输出延时，接收端同步接收并行数据。
[0006]进一步的，所述延时值的获取方法：以所有路中最晚到达采样口的时刻为基准时刻，获取其他路数据到达采样口时刻与基准时刻的差值以生成延时值。
[0007]进一步的，包括数据互通的控制模块和待测芯片，所述控制模块上设置有并行接口，所述待测芯片上设置有204B接口，所述并行接口通过GT模块与204B接口数据互通；所述GT模块包括有PLL模块，所述PLL模块获取每路的时钟信号和延时值，依据延时值调整时钟信号的相位，使对应路内数据延时设定时间输出。
[0008]进一步的，用于将模拟信号转化为数字信号、解码带10B/8B的高速信号、解码出时钟信号的PMA模块，用于将高速的串行数据转化为低速的并行数据的PCS模块。
[0009]进一步的，所述；所述控制模块为FPGA，所述FPGA的并行接口一次最多只能调用8个lane，待测芯片输出lane不少于8个时，所述FPGA内设置有若干个IP接口，每个所述IP接口对应一个GT模块，若干所述GT模块的复位信号相与以同时控制对应的IP接口复位，若干IP接口同时给待测芯片发送同步复位信号，使待测芯片、若干IP接口同时复位及完成复位。
[0010]进一步的，所述待测芯片包括有ADC。
[0011]进一步的，所述待测芯片的204B接口的型号为JESD204B。
[0012]本专利技术具有的优点和积极效果是：通过使用JESD204B接口传输待测芯片输出的高速串行的传输数据，GT模块将高速串行的传输数据转换成低速并行的传输数据，控制模块使用接收并行数据的IP接口接收低速并行的传输数据。通过使用GT模块和IP接口高速高精度的接收待测芯片的反馈数据，以便控制模块及时给出反馈（使待测芯片进行下一步动作），有效的缩短待测芯片其测试时间，同时提高了传输数据的准确性。
附图说明
[0013]附图用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与本专利技术的实施例一起用于解释本专利技术，并不构成对本专利技术的限制。在附图中：图1是本专利技术的一种高速高精度的数据传输系统和方法的ADC测试系统图；图2是本专利技术的一种高速高精度的数据传输系统和方法的并行数据未延时时的波形的先后示意图。
具体实施方式
[0014]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0015]需要说明的是，当组件被称为“固定于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。本文所使用的术语“垂直的”、
ꢀ“ꢀ
水平的”、
“ꢀ
左”、
“ꢀ
右”以及类似的表述只是为了说明的目的。
[0016]除非另有定义，本文所使用的所有的技术和科学术语与属于本专利技术的
的技术人员通常理解的含义相同。本文中在本专利技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本专利技术。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
[0017]本专利技术提供一种高速高精度的数据传输系统和方法，如图1所示系统，包括有待测芯片，待测芯片通过204B接口与控制模块数据互通。优选的，204B接口的型号为JESD204B，用于高速传输串行数据。待测芯片给出交互数据，并通过204B接口高速传输。
[0018]控制模块内配置有GT模块和IP接口，GT模块用于将高速串行的传输数据转换成低速并行的传输数据，IP接口用于同步接收多路并行数据，实现待测芯片与控制模块之间高速的数据传输，以使控制模块快速给出控制反馈。
[0019]待测芯片为ADC，控制模块为FPGA，通过JESD204B实现FPGA与ADC的数据交互。实际测试时，FPGA接收ADC给出的交互数据，FPGA依据交互数据给出控制反馈，控制ADC进行下一步动作，完成测试的整个过程。
[0020]以FPGA型号ADC12DJ3200，待测芯片为待测ADC为例：FPGA的一个并行接口（IP接口）可同时接收8lane（八路数据），FPGA内设置有GT模块，GT模块用于将高速串行数据转换成低速并行数据，并分别调整并行数据内每一路的延时，保证8lane的串行数据同步输出，并行接口同步且快速的采集大量数据。
[0021]GT模块包括有PMA模块、PCS模块和PLL模块。PMA模块用于将外部的模拟信号转化为数字信号，并解码带10B/8B的ADC返回的高速信号（高速串行数据），PMA模块还解码出ADC附带的时钟信号。PCS模块用于将高速的串行数据转化为低速的并行数据。PLL模块获取时钟信号，并通过改变时钟信号的相位来调整每路数据的延时，以保证不同lane内数据同时到达并行接口。
[0022]如图2所示，画出了三路传输时间，分别为S1路、S2路、S3路，通常情况，采样口的采样时长为T4，但通常采样口的采样时长有限（T4有上限），常规采样存在某路数据漏采的情况本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速高精度的数据传输方法，其特征在于，包括有接收高速的串行数据并转换成低速的并行数据，依据并行数据其每路数据到达采样口时间获取每路数据的延时值，依据延时值调整每路数据的输出延时，接收端同步接收并行数据。2.据权利要求1所述的一种高速高精度的数据传输方法，其特征在于，所述延时值的获取方法：以所有路中最晚到达采样口的时刻为基准时刻，获取其他路数据到达采样口时刻与基准时刻的差值以生成延时值。3.一种高速高精度的数据传输系统，其特征在于，包括数据互通的控制模块和待测芯片，所述控制模块上设置有并行接口，所述待测芯片上设置有204B接口，所述并行接口通过GT模块与204B接口数据互通；所述GT模块包括有PLL模块，所述PLL模块获取每路的时钟信号和延时值，依据延时值调整时钟信号的相位，使对应路内数据延时设定时间输出。4.据权利要求3所述的一种高速高精度的数据传输系统，其特征在于...

【专利技术属性】
技术研发人员：马慧娟，张大伟，屈粮富，姚文达，聂永东，姜海洋，
申请(专利权)人：天津普智芯网络测控技术有限公司，
类型：发明
国别省市：