一种产生低失真调制信号方法技术

本发明专利技术公开了一种产生低失真调制信号的方法，包括如下步骤：步骤1，计算当前周期的基准值R

【技术实现步骤摘要】
一种产生低失真调制信号方法


[0001]本专利技术属于数字调制信号领域，具体涉及一种产生低失真调制信号的方法。

技术介绍

[0002]模拟调制作为信号发生器的常用基础功能，包含有调频调相等技术指标，随着仪器指标的提升、仪器体积日渐减小的趋势下，数字调制已逐渐替代模拟调制实现调制功能。然而，数字调试的实现需要采用ADC(数模转换)对信号进行采集，而ADC在进行数据采集时，由于采样定理和器件的非线性、时钟不确定性等特性产生的非线性误差、失调等问题，从而导致信噪比以及失真等指标变差。其次，在信号进入ADC之前，往往需要通过放大器进行放大器处理，通过放大器的噪声会累加到ADC中，通过ADC的采样反馈到采样数据中，从而降低了部分高精度ADC对噪声和失真的良好处理效果。
[0003]典型的ADC结构有FLASH结构、SAR(逐次逼近型)、Sigma
‑
delta、流水线等结构。各种结构都有各自的优缺点，如FLASH结构分辨率不高，导致精度不够，但是比较高速；SAR有中高精度但是速度较低；Sigma
‑
delta通过多次采样会减少采样的量化误差，但非线性严重，导致谐波失真较大且电路复杂度高；流水线型通过多级流水结构可以达到较高的精度和简单的电路结构，应用广泛，但处理速度不高。
[0004]综合几种ADC的优缺点，考虑到信号发生器中模拟调制信号速率不高，一般在10MHz左右，一般采用流水线型ADC作为信号采集模块，然而由于ADC采样前放大器的影响，会导致ADC采集数据存在误差，一般处理上会采用增加校准电路对放大器的非线性以及噪声进行处理。常用的校准技术分模拟和数字两种。其中模拟校准技术有电容误差平均技术、DAC辅助校准算法等，算法简单，但电路复杂度高。数字校准技术一般通过将误差进行采用，在数字域中进行优化，无需增加模拟电路，可在全数字域中进行操作。针对数据处理不同的阶段，数字域校准分为前台校准和后台校准。前台校准通过将采集的数据和标准数据进行比较得到误差信号，从而对数据进行有效矫正，简单有效。但该方法前提为输入信号信息已知，这样才能和标准信号进行比较，如果输入信号信息未知，则无法利用标准数据进行矫正。后台校准利用伪随机码输入和输出之间的相关性进行计算误差，实时的计算采用数据，并根据采用的结果进行调整校准数据，从而达到较好的效果，国内外对后台校准算法进行了相关的研究，如LMS算法、基于统计理论、DNC(DAC噪声消除)算法、HDC(谐波失真校准)等技术，在很大程度上解决了数据校准的问题。这些技术都针对ADC器件的噪声失真特性进行改善优化，取得了较好的结果，但都是对输入信号的ADC模块进行优化处理，而不是对已采集的ADC信号进行处理优化。因此，本文提出一种产生低失真调制信号的方法，通过数据滤波区域融合对ADC采集的数据进行优化处理，降低信号失真。

技术实现思路

[0005]本专利技术的主要目的在于提供一种产生低失真调制信号的方法，以解决现有技术中采用数字方式实现的模拟调制由于采用ADC进行数据采集，局限于数字器件的非线性，失真
相较于模拟电路实现起来较差的问题。
[0006]为实现上述目的，本专利技术提供一种产生低失真调制信号的方法，一种产生低失真调制信号的方法，包括如下步骤：
[0007]步骤1，对多片ADC当前周期采集的数据两两相乘后进行平方根，得到的数据作为参考值，根据参考值计算得到当前周期的基准值R
in
；
[0008]步骤2，记录ADC采集的当前周期基准值R
in
，并对数据进行比较，寻找数据R
in
的最大值R
max
和最小值R
min
，并记录最大值R
max
和最小值R
min
之间经过的周期，记为
△
T 1
、
△
T 2
、
△
T 3
…
；
[0009]步骤3，将多个间隔周期
△
T相加后取平均得到T
in
；
[0010]步骤4，利用FPGA本身的时钟以及DDS的IP核，根据得到的平均周期T
in
自动生成完的数据R
ref
；
[0011]步骤5，比较每个周期的R
in
和R
ref
，得到的误差值记为
△
R0，
△
R1，
△
R2、
△
R3、
…
，对相邻误差值相减，得到误差趋势
△
R
11
、
△
R
12
、
△
R
13
、
…
；
[0012]步骤6，判断误差值趋势是否在所需范围内，如果是则当前周期为最终所需周期T
in
，FPGA用该周期产生所需数据，如果不是则继续执行步骤7；
[0013]步骤7，判断误差趋势是否在大趋势上逐渐增加，如果是则在当前FPGA数据周期T
in
的基础上减固定周期，形成新的T
in
，如果误差趋势在大趋势上逐渐减小，则在当前FPGA数据周期T
in
的基础上加固定周期，形成新的T
in
，然后再继续重复判断，直至误差趋势在所需范围内摆动。
[0014]进一步地，采用多片同一型号ADC进行数据采样，多片ADC采样的时钟为同一时钟，采样的数据宽度取决于所用ADC的输出位数。
[0015]进一步地，R
in
根据时钟周期变动，每个周期变动一次。
[0016]本专利技术方案具有如下优点：
[0017](1)本专利技术技术方案采用多片ADC作为输入通道，通过FPGA对ADC采集的数据进行综合处理，利用多片ADC的数据进行融合分析，从中提取得到优异的信号数据，从而达到降低失真的目的；
[0018](2)本专利技术旨在通过现有的ADC通用芯片，无论高中低端芯片，皆可通过采用本专利技术的方法，不同程度的降低由器件、电路等问题导致的失真；
[0019](3)本专利技术具体实现原理核心为FPGA对多片ADC采样数据的处理方法，在执行FPGA数据处理之前，需要保证多片ADC采样的时钟为同一时钟，多片ADC为同一型号，从而保证采取的数据不存在由于外部因素导致的相位误差，如此采集的数据只是各个ADC芯片本身个体差异引起的误差；
[0020](4)本专利技术利用FPGA本身纯算法对数据进行操作，利用多片ADC数据利用基本算法进行初始数据优化，操作简单，能初步减少数据毛刺等误差，然后通过与DDS数据进行反复比较，通过比较结果反馈给DDS，从而使得DDS的数据不断收敛到所需的要求，从而得到完美数据。
附图说明
[0021]图1是本专利技术的一种产生低失真调制信号的方法流程图。
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【技术保护点】

【技术特征摘要】
1.一种产生低失真调制信号的方法，其特征在于，包括如下步骤：步骤1，对多片ADC当前周期采集的数据两两相乘后进行平方根，得到的数据作为参考值，根据参考值计算得到当前周期的基准值R
in
；步骤2，记录ADC采集的当前周期基准值R
in
，并对数据进行比较，寻找数据R
in
的最大值R
max
和最小值R
min
，并记录最大值R
max
和最小值R
min
之间经过的周期，记为
△
T 1
、
△
T 2
、
△
T 3
…
；步骤3，将多个间隔周期
△
T相加后取平均得到T
in
；步骤4，利用FPGA本身的时钟以及DDS的IP核，根据得到的平均周期T
in
自动生成完的数据R
ref
；步骤5，比较每个周期的R
in
和R
ref
，得到的误差值记为，
△
R0，
△
R1，
△

【专利技术属性】
技术研发人员：王令，周帅，刘青松，张伟杰，刘亮，
申请(专利权)人：中电科思仪科技股份有限公司，
类型：发明
国别省市：