一种叠放互连系统及一种电路板技术方案

本发明专利技术涉及电路板互连技术领域，特别是涉及一种叠放互连系统及一种电路板，该系统中包括N个叠放的电路板，每个电路板包括多个第一类引脚，每个第一类引脚包括同一端口位于电路板不同侧面的电性连接端上分别设置的针脚和插槽，所述系统中包括多条互连通路，每条互连通路包括多个相邻电路板上匹配的引脚对，每个引脚对为一个电路板上的针脚插入另一个电路板上的插槽，实现规整的连接，通过插接的方式减少了导线长度带来的延时问题，同时互连的引脚对解决了当需要转发时需要处理器重新分配引脚并占用分配的引脚进行进而转发导致处理器资源和引脚被同时占用的问题。器资源和引脚被同时占用的问题。器资源和引脚被同时占用的问题。

【技术实现步骤摘要】
一种叠放互连系统及一种电路板


[0001]本专利技术涉及电路板互连
，特别是涉及一种叠放互连系统及一种电路板。

技术介绍

[0002]电路板之间互连能够实现两个电路板之间的通信，例如在芯片验证
中，多个FPGA电路板互连构成一个完整的设计。在FPGA上预留有不同模块的引脚，用于与其他独立的功能模块进行一对一的连接，但不适用于两个FPGA之间的互连，当两个及两个以上的FPGA电路板需要互连时，物理连线可以将两个FPGA的相应引脚进行一对一的连接，通过该外部物理连线的方式连接的两个或者多个电路板存在以下缺陷：第一，物理连线杂乱无章，容易缠绕在一起；第二，在进行物理连线时，一个独立的电路板可能需要与多个电路板进行连接，由于物理空间的限制，会导致两个电路板的相应引脚距离较近的物理连线短，相应引脚距离较远的，物理连线长，物理连线的长度越长，信号传输的过程中在物理连线上的时延越长；第三，由于电路板的引脚数量有限，当两个电路板的引脚均被占用或者没有连线的情况下，需要经过作为中间节点的电路板进行转发，此时需要通过中间节点的处理器重新分配引脚之后再通过中间节点的另一个引脚转发到第三个电路板上，转发多占用了一个引脚，造成引脚资源浪费。

技术实现思路

[0003]针对上述技术问题，本专利技术采用的技术方案为：一种叠放互连系统，所述系统包括N个依次叠放互连的电路板PCB={PCB1,PCB2,
…
,PCB
i
,
…
,PCB
N
}，PCB/>i
为第i个电路板，i的取值范围为1到N，N为电路板的总数量。
[0004]PCB
i
包括M个第一类引脚{SPin
i,1
,SPin
i,2
,
…
,SPin
i,j
,
…
,SPin
i,M
}，SPin
i,j
为PCB
i
中第j个第一类引脚，j的取值范围为1到M，M为PCB
i
中引脚的总数量；SPin
i,j
包括同一端口位于PCB
i
不同侧面的电性连接端上分别设置的针脚Mal
i,j
和插槽Fem
i,j
；所述插槽Fem
i,j
包括底座和槽孔，底座的高度高于Fem
i,j
所处的侧面；当Mal
i,j
插入叠放的第（i+1）个电路板PCB
i+1
中第k个第一类引脚SPin
i+1,k
的插槽Fem
i+1,k
时，SPin
i,j
与SPin
i+1,k
导通，且Mal
i,j
与Fem
i+1,k
为匹配的引脚对。
[0005]所述系统包括D条互连通路{Rout1,Rout2,
…
,Rout
d
,
…
,Rout
D
}，Rout
d
为第d条互连通路，d的取值范围为1到D；Rout
d
中包括（H+a）个电路板互连的引脚对PP={PP
i
‑
a,1
,PP
i
‑
a,2
,
…
,PP
i,1
,PP
i,2
…
,PP
i+H,1
,PP
i+H,2
}，PP
i,1
为电路板PCB
i
和第i
‑
1个电路板PCB
i
‑1之间互连的引脚对，PP
i,2
为PCB
i
和第（i+1）个电路板PCB
i+1
之间互连的引脚对，其中（i
‑
a）和（i+H）的取值范围均为1到N。
[0006]此外，本专利技术实施例还提供了一种电路板，所述电路板PCB
i
上包括M个第一类引脚{SPin
i,1
,SPin
i,2
,
…
,SPin
i,j
,
…
,SPin
i,M
}，SPin
i,j
为PCB
i
中第j个第一类引脚，j的取值范围为1到M，M为PCB
i
中引脚的总数量；SPin
i,j
包括同一端口位于PCB
i
不同侧面的电性连接端上分别设置的针脚Mal
i,j
和插槽Fem
i,j
；所述插槽Fem
i,j
包括底座和槽孔，底座的高度高于
Fem
i,j
所处的侧面；当Mal
i,j
插入叠放的第i+1个电路板PCB
i+1
中第k个第一类引脚SPin
i+1,k
的插槽Fem
i+1,k
时，SPin
i,j
与SPin
i+1,k
导通。
[0007]本专利技术与现有技术相比具有明显的有益效果，借由上述技术方案，本专利技术提供的一种叠放互连系统及一种电路板可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有以下有益效果：本专利技术提供了一种叠放互连系统，该系统中包括N个叠放的电路板，每个电路板包括多个第一类引脚，每个第一类引脚包括同一端口上设置的位于不同侧面的针脚和插槽，且相邻两个叠放的电路板包括多个互连的引脚对，所述系统中包括多条互连通路，每条互连通路包括多个相邻电路板上匹配的引脚对，每个引脚对为一个电路板上的针脚插入另一个电路板上的插槽，实现规整的连接，通过插接的方式减少了导线长度带来的延时问题，同时互连的引脚对解决了当需要转发时需要处理器重新分配引脚并占用分配的引脚进行转发进而导致处理器资源和引脚资源被同时占用的问题。
附图说明
[0008]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0009]图1为本专利技术实施例提供的单个引脚的结构示意图；图2为本专利技术另一个实施例提供的单个引脚的结构示意图；图3为本专利技术实施例提供的多个电路板叠放互连效果示意图。
具体实施方式
[0010]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种叠放互连系统，其特征在于，所述系统包括N个依次叠放互连的电路板PCB={PCB1,PCB2,
…
,PCB
i
,
…
,PCB
N
}，PCB
i
为第i个电路板，i的取值范围为1到N，N为电路板的总数量；PCB
i
包括M个第一类引脚{SPin
i,1
,SPin
i,2
,
…
,SPin
i,j
,
…
,SPin
i,M
}，SPin
i,j
为PCB
i
中第j个第一类引脚，j的取值范围为1到M，M为PCB
i
中第一类引脚的总数量；SPin
i,j
包括同一端口位于PCB
i
不同侧面的电性连接端上分别设置的针脚Mal
i,j
和插槽Fem
i,j
；所述插槽Fem
i,j
包括底座和槽孔，底座的高度高于Fem
i,j
所处的侧面；当Mal
i,j
插入叠放的第（i+1）个电路板PCB
i+1
中第k个第一类引脚SPin
i+1,k
的插槽Fem
i+1,k
时，SPin
i,j
与SPin
i+1,k
导通，且Mal
i,j
与Fem
i+1,k
为匹配的引脚对；所述系统包括D条互连通路{Rout1,Rout2,
…
,Rout
d
,
…
,Rout
D
}，Rout
d
为第d条互连通路，d的取值范围为1到D；Rout
d
中包括（H+a）个电路板互连的引脚对PP={PP
i
‑
a,1
,PP
i
‑
a,2
,
…
,PP
i,1
,PP
i,2
…
,PP
i+H,1
,PP
i+H,2
}，PP
i,1
为电路板PCB
i
和第（i
‑
1）个电路板PCB
i
‑1之间互连的引脚对，PP
i,2
为PCB
i
和第（i+1）个电路板PCB
i+1
之间互连的引脚对，其中（i
‑
a）和（i+H）的取值范围均为1到N。2.根据权利要求1所述的系统，其特征在于，所述M个第一类引脚{SPin
i,1
,SPin
i,2
,
…
,SPin
i,j
,
…
,SPin
i,M
}被划分为R个第一类接口SP={SP1,SP2,
…
,SP
r
,
…
,SP
R
}，SP
r
为第r个第一类接口，SP
r
包括U(r)个第一类引脚{SPin
i,j
,SPin

【专利技术属性】
技术研发人员：霍潇，
申请(专利权)人：上海合见工业软件集团有限公司，
类型：发明
国别省市：