一种占空比可调的可编程分频器制造技术

本发明专利技术公开了一种占空比可调的可编程分频器，包括多个依次级联的分频单元cell1、cell2、cell3～cell

【技术实现步骤摘要】
一种占空比可调的可编程分频器


[0001]本专利技术涉及分频器集成电路
，尤其涉及一种占空比可调的可编程分频器。

技术介绍

[0002]随着现代通信技术和半导体技术的蓬勃发展，系统工作的时钟频率越来越高，采样和参考电路对输入时钟信号的要求也越来越严格。基于锁相环的频率综合器作为射频收发机中的关键模块，产生高质量高精度可调的本振信号，实现信号的调制和解调。可编程分频器作为锁相环频率综合器的重要模块，该模块的功能和性能对整个系统产生重要影响。
[0003]如图2所示，图2为2/3分频单元级联型可编程分频器结构图，该结构由若干个2/3分频单元级联而成，每级2/3分频单元的输出作为下一级的输入，而除第一级以外的每级的mod控制信号输出要反馈回上一级，最后一级mod控制信号接高电平，每一级mod控制信号的输出向上一级传递，并且沿着分频器链路往回传递，传递时被上一级分频器的工作时钟同步。其结构内部由相同的2/3分频模块统一构成，模块化程度高，可复用性强。
[0004]工作原理为：当可编程控制位P和Mod
in
均为高电平时，2/3分频单元进行3分频，否则进行2分频。当可编程控制位P0～P
n
‑1全部为0，此时每级2/3分频单元都进行2分频，总的分频比为2
n
；当只有P0为1，其余可编程控制位都为0时，第一级2/3分频单元将进行一次3分频，在分频周期内进行一次吞脉冲，其他级2/3分频单元为2分频，则该分频周期的分频比为2
n
+1；当只有P1为1，P0和P2～P
n
‑1均为0时，第二级2/3分频器将进行一次3分频，且该分频周期内只进行一次吞脉冲，则第二级2/3分频器做的这一次吞脉冲操作对于总的输入失踪来说，相当于多了一次2分频，则该分频周期的分频比为2
n
+2；依次类推，可以得出该结构实现总的分频比DX为：
[0005]D
x
＝P0+2
·
P1+22·
P2+
…
+2
n
‑1·
P
n
‑1+2
n
[0006]当P0和P
n
‑1全部为1时，分频比最大，为2
n+1
‑
1；当P0和P
n
‑1全部为0时，分频比最小，为2
n
。故该结构能实现的分频比范围为(2
n
，2
n+1
‑
1)，可见该结构所能实现的分频比范围较窄，能实现的最大分频比约为最小分频比的两倍。
[0007]如图3所示，图3为2/3分频模块，具有输入端f
in
，信号输出端f
out
，模式控制信号输入端mod
in
，模式控制信号输出端mod
out
和置数端P。上半部分为基本2/3分频，下半部分为分频模式控制逻辑，一共包含4个D锁存器和3个二输入与门。工作原理为当mod
in
和置数端P均为高电平时，输出时钟信号f
out
实现对输入信号f
in
进行三分频功能；当mod
in
或P为低电平时，周期终止逻辑被屏蔽，输出f
out
实现对输入信号二分频的功能。
[0008]传统的2/3可编程分频器可以覆盖小分频比，且每一级分频单元都是相同且独立的，模块化程度高，复用性好，但该类分频器所能实现的分频比范围较窄，能实现的最大分频比约为最小分频比的两倍。

技术实现思路

[0009]本专利技术的目的是提供一种占空比可调的可编程分频器，以解决现有分频器所能实现的分频比范围较窄的技术问题。
[0010]本专利技术的目的是采用以下技术方案实现的：一种占空比可调的可编程分频器，包括多个依次级联的分频单元cell1、cell2、cell3～cell
n
，以及一个可编程逻辑控制模块MUX，所述分频单元cell1、cell2、cell3为互不相同的分频单元，分频单元cell3～cell
n
为相同的分频单元，分频单元cell2的输出与分频单元cell3一个输入端连接，分频单元cell3～cell
n
的输出与前一级分频单元的输出逻辑“与”后与后一级分频单元的一个输入端连接，分频单元cell2～cell
n
的输出端还各与其自身的另一个输入端连接，自最后一级分频单元cell
n
起，前向依次将分频单元cell2～cell
n
的输出分组接入多个级联的三输入与门，最后一级三输入与门的输出分别与各分频单元的一个输入端连接，分频单元cell1的第一输出端与其自身的另一个输入端连接，第二输出端与可编程逻辑控制模块MUX的输入端连接，所述可编程逻辑控制模块MUX的输出分别与分频单元cell2～cell
n
的置数端连接，通过可编程逻辑控制模块MUX实现任意可编程分频比。
[0011]进一步的，所述分频单元cell1、最后一级三输入与门和可编程逻辑控制模块MUX的输入端共同接入同步信号SYNC。
[0012]进一步的，根据所需要的最大分频比选择分频单元cell3～cell
n
的个数。
[0013]进一步的，所述分频比通过HC和LC的值来确定，其中，LC＝低周期数量
‑
1；HC＝高周期数量
‑
1，HC和LC的取值范围为[0，15]。
[0014]进一步的，当分频器被旁路时，分频比为1，其它情况下，分频比＝HC+LC+2。
[0015]进一步的，所述可编程分频器的输出信号占空比为：(HC+1)/(HC+LC+2)。
[0016]进一步的，所述分频单元cell1包括D触发器1、异或门1和缓冲器，所述D触发器1的输入端与异或门1相连接，D触发器1的输入端还接入外部时钟CLKin，输出端与缓冲器的输入端相连接，同时输出信号f
out
，所述缓冲器的Q1输出端与异或门1的输入端相连接，缓冲器的Q2输出端与可编程逻辑控制模块MUX的输入端相连接；所述异或门1的输入端还接入同步信号SYNC、初始逻辑信号SH和模式控制信号mod
in
。
[0017]进一步的，所述分频单元cell2包括选择器MUX2和D触发器2，所述D触发器2的输入端与选择器MUX2的输出端相连接，D触发器2的输入端还接入外部时钟CLKin，第一输出端与选择器MUX2的输入端相连接，第二输出端输出f
out
，所述选择器MUX2的输入端还分别与可编程逻辑控制模块MUX和三输入与门相连接。
[0018]进一步的，所述分频单元cell3包括D触发器3和异或门3，所述D触发器3的输入端与异或门3的输出端相连接，D触发器3的输入端还接入外部输入时钟CLKin，输出端与异或门3的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种占空比可调的可编程分频器，其特征在于，包括多个依次级联的分频单元cell1、cell2、cell3～cell
n
，以及一个可编程逻辑控制模块MUX，所述分频单元cell1、cell2、cell3为互不相同的分频单元，分频单元cell3～cell
n
为相同的分频单元，分频单元cell2的输出与分频单元cell3一个输入端连接，分频单元cell3～cell
n
的输出与前一级分频单元的输出逻辑“与”后与后一级分频单元的一个输入端连接，分频单元cell2～cell
n
的输出端还各与其自身的另一个输入端连接，自最后一级分频单元cell
n
起，前向依次将分频单元cell2～cell
n
的输出分组接入多个级联的三输入与门，最后一级三输入与门的输出分别与各分频单元的一个输入端连接，分频单元cell1的第一输出端与其自身的另一个输入端连接，第二输出端与可编程逻辑控制模块MUX的输入端连接，所述可编程逻辑控制模块MUX的输出分别与分频单元cell2～cell
n
的置数端连接，通过可编程逻辑控制模块MUX实现任意可编程分频比。2.如权利要求1所述的一种占空比可调的可编程分频器，其特征在于，分频单元cell1、最后一级三输入与门和可编程逻辑控制模块MUX的输入端共同接入同步信号SYNC。3.如权利要求1所述的一种占空比可调的可编程分频器，其特征在于，根据所需要的最大分频比选择分频单元cell3～cell
n
的个数。4.如权利要求1所述的一种占空比可调的可编程分频器，其特征在于，所述分频比通过HC和LC的值来确定，其中，LC＝低周期数量
‑
1；HC＝高周期数量
‑
1，HC和LC的取值范围为[0，15]。5.如权利要求4所述的一种占空比可调的可编程分频器，其特征在于，当分频器被旁路时，分频比为1，其它情况下，分频比＝HC+LC+2...

【专利技术属性】
技术研发人员：王茗璐，杨扬，魏鲁，
申请(专利权)人：成都振芯科技股份有限公司，
类型：发明
国别省市：