本申请涉及集成电路技术领域，公开了一种基于延时锁定环路的1.5分频器，包括：除1.5分频器和延时锁定环路，所述延时锁定环路包括压控延时单元、鉴相器、低通滤波器和误差放大器。所述除1.5分频器根据一对正相和反相时钟信号输出占空比为1/3，分频比为1.5的分频信号到所述鉴相器和所述压控延时单元，所述压控延时单元将所述分频信号延时一定时间输出到所述鉴相器。所述鉴相器对所述分频信号和延时的分频信号进行逻辑运算形成占空比为1/2的分频信号并转换为一对差分信号输出。所述一对差分信号依次经过所述低通滤波器和所述误差放大器输出到所述压控延时单元。出到所述压控延时单元。出到所述压控延时单元。
【技术实现步骤摘要】
基于延时锁定环路的1.5分频器
[0001]本专利技术一般涉及集成电路
，特别涉及一种基于延时锁定环路的1.5分频器。
技术介绍
[0002]假设要频率综合器能够产生一个两倍频率范围的信号，那么需要设计一个两倍调谐频率范围的压控振荡器，但是要实现两倍调谐频率范围的压控振荡器一般很难实现，因为压控振荡器中调谐范围和压控振荡器的噪声往往存在着折中关系。在实际设计过程中，一般会需要两个压控振荡器来实现两倍调谐频率的覆盖范围，但是这样会大大增加电路设计的周期和电路所占用的面积。假设能够有一个输出占空比为50％的除1.5分频器，那就可以将压控振荡器的调谐范围减小三分之一，这样就可以通过一个谐振腔就可以满足设计目标。目前实现1.5分频器的方法有以下几种：
[0003]1.通过逻辑电路对信号进行三分频，然后对该信号通过基于环形振荡器的锁相环结构来实现2倍频，最终得到1.5分频的功能。环形振荡器的噪声性能很差，不适合使用在高速高精度应用中。并且由于基于锁相环技术的方案需要考虑环形振荡器的调谐范围、锁相环环路的稳定性等问题，大大增加了系统的设计复杂度。
[0004]2.通过逻辑电路对信号进行三分频，然后通过亚谐波注入锁定的方式实现2分频，同样可以实现1.5分频的功能。但是这种方案以为需要一个额外的谐振腔，大大增加了环路的面积，并且注入锁定技术会带来比较大的spur，这会大大恶化输出信号的固定抖动，同时输出信号比较难实现50％占空比的输出。
[0005]3.通过输入时钟信号和三分之一输入时钟频率的信号进行混频，然后对混频得到的信号进行低通滤波可以得到三分之二输入时钟频率的信号，基于混频器结构的1.5分频器会有难以滤除的多余的杂散，大大恶化了输出信号的固定抖动，同时输出信号比较难实现50％占空比的输出，这些缺点限制了方案的广泛应用。
技术实现思路
[0006]本专利技术的目的在于提供一种基于延时锁定环路的1.5分频器，减小压控振荡器的调谐范围。
[0007]本申请公开了一种基于延时锁定环路的1.5分频器，包括：除1.5分频器和延时锁定环路，所述延时锁定环路包括压控延时单元、鉴相器、低通滤波器和误差放大器；
[0008]所述除1.5分频器根据一对正相和反相时钟信号输出占空比为1/3，分频比为1.5的分频信号到所述鉴相器和所述压控延时单元，所述压控延时单元将所述分频信号延时一定时间输出到所述鉴相器；
[0009]所述鉴相器对所述分频信号和延时的分频信号进行逻辑运算形成占空比为1/2的分频信号并转换为一对差分信号输出；
[0010]所述一对差分信号依次经过所述低通滤波器和所述误差放大器输出到所述压控
延时单元。
[0011]在一个优选例中，所述除1.5分频器包括：
[0012]除3分频器，所述除3分频器包括第一触发器、第二触发器和第一与非逻辑，所述一对正相和反相时钟信号均耦合到所述第一触发器和所述第二触发器，所述第一触发器的输出端连接到所述第一与非逻辑的第一输入端，所述第一与非逻辑的输出端连接到所述第二触发器的输入端，所述第二触发器的输出端连接到所述第一与非逻辑的第二输入端和所述第一触发器的输入端；
[0013]倍频器，所述倍频器包括第三触发器、锁存器、第一或非逻辑、第二或非逻辑和第三或非逻辑，所述一对正相和反相时钟信号均耦合到所述第三触发器和所述锁存器，所述第一与非逻辑的输出端连接到所述锁存器的输入端，所述锁存器的输出端和所述正相时钟信号耦合到所述第二或非逻辑的两个输入端，所述第二触发器的输出端连接到所述第三触发器的输入端，所述第三触发器的输出端和所述反相时钟信号耦合到所述第一或非逻辑的两个输入端，所述第一或非逻辑的输出端和所述第二或非逻辑的输出端耦合到所述第三或非逻辑的两个输入端，所述第三或非逻辑输出所述占空比为1/3，分频比为1.5的分频信号。
[0014]在一个优选例中，所述第一触发器、所述第二触发器和所述第三触发器为D触发器。
[0015]在一个优选例中，所述鉴相器包括：第二与非逻辑、第一反相器、第二反相器和单端转差分单元，所述分频信号和所述延时的分频信号分别连接所述第二与非逻辑的两个输入端，所述第二与非逻辑的输出端连接所述第一反相器的输入端，所述第一反相器的输出端连接所述第二反相器的输入端和所述单端转差分单元的输入端，所述第二反相器和所述单端转差分单元分别输出所述一对差分信号。
[0016]在一个优选例中，所述鉴相器还包括：第三反相器和第四反相器，所述第三反相器的输入端和所述第四反相器的输出端连接所述第二反相器的输出端，所述第三反相器的输出端和所述第四反相器的输入端连接所述单端转差分单元的输出端。
[0017]在一个优选例中，所述低通滤波器提取所述一对差分信号的直流分量，所述差分放大器放大所述一对差分信号的直流分量的差值并输出延时控制信号到所述压控延时单元。
[0018]在一个优选例中，所述差分放大器为自动归零放大器、斩波放大器或失调校准放大器。
[0019]在一个优选例中，所述压控延时单元包括：第一至第四PMOS晶体管和第一至第四NMOS晶体管，所述第一至第三PMOS晶体管的源极均连接电源端，所述第三PMOS晶体管的栅极连接电源端，所述第一PMOS晶体管的栅极和漏极与所述第二PMOS晶体管的栅极相连并连接所述第一NOMS晶体管的漏极，所述第二和第三PMOS晶体管的漏极均连接所述第四PMOS晶体管的源极，所述第四PMOS晶体管的栅极和所述第四NMOS晶体管的栅极连接所述分频信号，所述第一至第三NMOS晶体管的源极均连接地端，所述第三NMOS晶体管的栅极连接地端，所述第一和第二NMOS晶体管的栅极连接所述延时控制信号，所述第二和第三NMOS晶体管的漏极均连接所述第四NMOS晶体管的源极，所述第四PMOS晶体管的漏极和所述第四NMOS晶体管的漏极连接第五反相器的输入端，所述第五反相器的输出端输出所述延时的分频信号。
[0020]在一个优选例中，所述延时控制信号控制所述压控延时单元的偏置电流大小。
[0021]在一个优选例中，所述压控延时单元将所述分频信号延时1/6周期。
[0022]相对于现有技术，本专利技术的基于延时锁定环路的1.5分频器具有以下有益效果：
[0023]1.由于延时锁定环路的环路稳定性比较好，比较方便设计人员设计，并且延时锁定环路可以有多种实现方式(比如通过数字控制环路来实现，也可以通过模拟控制环路来实现，可以让环路一直工作在背景校准的模式，可以让环路的工作在前向校准的模式)，可以适应不同场景的应用需求。
[0024]2.同时基于延时锁定环路的可以使用在高速高精度应用中，由于延时锁定环路中只需要延时单元和鉴相器模块工作在高频下，因此延时锁定环路可以实现很高的工作频率和很低的功耗。
[0025]3.通过延时锁定环路可以精确地实现占空比为50％的输出信号。
[0026]4.由于只需要调节六分之一的占空比大小，压控延时单元不会引入过多的噪声，因此输出抖动可以本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于延时锁定环路的1.5分频器，其特征在于，包括：除1.5分频器和延时锁定环路，所述延时锁定环路包括压控延时单元、鉴相器、低通滤波器和误差放大器；其中，所述除1.5分频器根据一对正相和反相时钟信号输出占空比为1/3，分频比为1.5的分频信号到所述鉴相器和所述压控延时单元，所述压控延时单元将所述分频信号延时一定时间输出到所述鉴相器；所述鉴相器对所述分频信号和延时的分频信号进行逻辑运算形成占空比为1/2的分频信号并转换为一对差分信号输出；所述一对差分信号依次经过所述低通滤波器和所述误差放大器输出到所述压控延时单元。2.根据权利要求1所述的基于延时锁定环路的1.5分频器，其特征在于，所述除1.5分频器包括：除3分频器，所述除3分频器包括第一触发器、第二触发器和第一与非逻辑，所述一对正相和反相时钟信号均耦合到所述第一触发器和所述第二触发器，所述第一触发器的输出端连接到所述第一与非逻辑的第一输入端，所述第一与非逻辑的输出端连接到所述第二触发器的输入端，所述第二触发器的输出端连接到所述第一与非逻辑的第二输入端和所述第一触发器的输入端；倍频器，所述倍频器包括第三触发器、锁存器、第一或非逻辑、第二或非逻辑和第三或非逻辑，所述一对正相和反相时钟信号均耦合到所述第三触发器和所述锁存器，所述第一与非逻辑的输出端连接到所述锁存器的输入端，所述锁存器的输出端和所述正相时钟信号耦合到所述第二或非逻辑的两个输入端，所述第二触发器的输出端连接到所述第三触发器的输入端，所述第三触发器的输出端和所述反相时钟信号耦合到所述第一或非逻辑的两个输入端，所述第一或非逻辑的输出端和所述第二或非逻辑的输出端耦合到所述第三或非逻辑的两个输入端，所述第三或非逻辑输出所述占空比为1/3，分频比为1.5的分频信号。3.根据权利要求2所述的基于延时锁定环路的1.5分频器，其特征在于，所述第一触发器、所述第二触发器和所述第三触发器为D触发器。4.根据权利要求1所述的基于延时锁定环路的1.5分频器，其特征在于，所述鉴相器包括：第二与非逻辑、第一反相器、第二反相器和单端转差分单元，所述分频信号和所述延时的分频信号分别连接所述第二与非逻辑的两个输入端，所述第二与非逻辑的...
【专利技术属性】
技术研发人员：钟英权，李承哲，
申请(专利权)人：集益威半导体上海有限公司，
类型：发明
国别省市：
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