【技术实现步骤摘要】
一种通用的PLL时钟控制电路和SOC芯片
[0001]本专利技术涉及计算机领域，并且更具体地涉及一种通用的PLL时钟控制电路和SOC芯片。
技术介绍
[0002]集成电路的快速发展不断改善人们的生活，日益增长的社会需求促使集成电路朝着片上集成系统SOC(片上系统)发展。集成系统包含许多功能模块：微处理器、存储器、模拟IP、数字IP等模块，为了实现复杂的系统功能，这些功能子模块往往需要工作在一定的时序条件下，需要通过时钟电路来为各个子模块提供有效时钟。
[0003]基于PLL(锁相回路或锁相环)的时钟技术具有结构简单、抖动性能好、频率范围宽、容易实现的特点，得到了大量的应用和发展，也成为了系统集成电路中时钟发生源的主要选择之一。随着集成电路不断发展，SOC芯片规模越来越大，一个SOC时钟网络相关时钟数量可能有成百上千，使得PLL数量随之增多，频点的分布也从几KHz到几GHz，从而导致在电路设计上需要考虑更多的时钟使用场景。
[0004]在这种情况下，使用现有技术中分散的时钟电路模块容易导致时钟控制复杂、时钟关系...
【技术保护点】
【技术特征摘要】
1.一种通用的PLL时钟控制电路，其特征在于，包括：PLL单元，所述PLL单元配置为接收外部晶振输出的通用时钟单元提供的低频信号，并将低频系统时钟倍频到芯片所需的高频时钟；PLL参数控制单元，所述PLL参数控制单元的输出端连接到PLL单元，并配置为实时更新PLL单元的时钟配置参数；时钟控制单元，所述时钟控制单元的输入端连接外部晶振和PLL单元的输出端，并配置为基于软件或硬件的选择配置信息输出选择时钟频率的控制信号；时钟切换单元，时钟切换单元的输入端连接外部晶振、PLL单元的输出端和时钟控制单元的输出端，时钟切换单元配置为根据时钟控制单元输出的控制信号选择输出的时钟频率；时钟产生单元，时钟产生单元的输入端连接时钟切换单元的输出端，时钟产生单元配置为接收时钟切换单元输出的时钟频率，并将时钟切换单元输出的时钟频率降频到其他功能模块所需的时钟频率。2.根据权利要求1所述的电路，其特征在于，时钟控制单元包括：第一反相器，第一反相器的输入端连接到可编程存储器的输出端；第一与门，第一与门的第一输入端连接到第一反相器的输出端，第二输入端连接到软件配置的bypass PLL信号；第一触发器，第一触发器的D引脚连接到第一与门的输出端，CLK引脚连接外部晶振；第二触发器，第二触发器的D引脚连接到第一触发器的Q引脚，CLK引脚连接外部晶振；第二反相器，第二反相器的输入端连接到第二触发器的Q引脚；第三触发器，第三触发器的D引脚连接到PLL单元的Lock输出端，CLK引脚连接外部晶振；第四触发器，第四触发器的D引脚连接到第三触发器的Q引脚，CLK引脚连接外部晶振；延迟电路，延迟电路的输入端连接到第四触发器的Q引脚；选择器，选择器的第一通道连接到软件频点选择配置的数据，第二通道连接到延迟电路的输出端，数据选通控制端连接到时钟切换配置的数据；第二与门，第二与门的第一输入端连接到第二反相器的输出端，第二输入端连接到选择器的输出端，输出端连接到时钟切换单元。3.根据权利要求1所述的电路，其特征在于，PLL参数控制单元包括：选择器，选择器的第一通道连接到PLL使能配置数据，数据选通控制端连接到PLL使能选择数据，输出端连接到PLL单元的PLLEN引脚；触发器，触发器的D引脚连接到PLL参数配置数据，Q引脚连接到PLL单元的参数配置端口；计数器，计数器的输出端连接到选择器的第二通道。4.根据权利要求1所述的电路，其特征在于，时钟切换单元包括：时钟切换选择器，时钟切换选择器的第一通道连接到外部晶振，第二通道连接到PLL单元的第一输出端，数据选通控制端连接到时钟控制单元的输出端，输出端连接到时钟产生单元。5.根据权利要求1所述的电路，其特征在于，时钟产生单元包括：
缓冲器，缓冲器的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；第一时钟门控，第一时钟门控的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；分频器和第二时钟门控，分频器的输入端连接到时钟切换单元的输出端，输出端连接到第二时钟门控的输入端，第二时钟门控的输出端连接到其他功能模块。6.一种SOC芯片，其特征在于，所述SOC芯片包...
【专利技术属性】
技术研发人员：张茜，王明明，杨海波，
申请(专利权)人：山东云海国创云计算装备产业创新中心有限公司，
类型：发明
国别省市：
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