一种降低OLED驱动电路电磁干扰的芯片电路制造技术

本发明专利技术涉及一种降低OLED驱动电路电磁干扰的芯片电路，它包括芯片展频电路，芯片展频电路包括与驱动芯片内部时钟信号输出端连接的标准延迟线电路、伪随机序列发生器和时钟检测反馈电路，伪随机序列发生器的输出端连接展频调制电路；标准延迟线电路计算输入的时钟信号的延迟时钟周期并传输给展频调制电路，伪随机序列发生器用于产生随机序列到展频调制电路，时钟检测反馈电路用于异步处理和时钟宽度判断，输出时钟宽度参数到展频调制电路用于展频时钟选择。本发明专利技术通过芯片内部对时钟的展频，实现了芯片自身的EMI控制，同时可选择将调制好的时钟信号输出到芯片外部，为系统级的EMI控制提供了有益的可选途径。EMI控制提供了有益的可选途径。EMI控制提供了有益的可选途径。

【技术实现步骤摘要】
一种降低OLED驱动电路电磁干扰的芯片电路


[0001]本专利技术涉及电磁干扰
，尤其涉及一种降低OLED驱动电路电磁干扰的芯片电路。

技术介绍

[0002]硅基OLED微型显示器，是第三代显示技术，被称为“最适用于近眼显示行业的微显示技术”，主要应用于AR眼镜、VR头盔、电子观瞄、红外探测器、3D医疗等设备。同其他电子设备一样，近眼显示设备将面对越来越复杂的电磁环境。电子设备工作时产生的电磁波，会对周围的其他电气、电子设备形成干扰，严重的会引发故障或者影响信号的传输。另外，电磁干扰会形成电磁污染，严重的会危害人们的身体健康。
[0003]可穿戴设备和近眼显示设备，因为贴近使用者身体，对降低电磁干扰提出了更高的要求。目前，在设备级的EMC设计上，多集中于外加屏蔽件、使用吸波材料、电路布局布线和使用新型的器件材料(如石墨烯)等方面。实际使用发现，芯片是电磁干扰(EMI)的重要来源：如芯片内部电路逻辑高和逻辑低之间的高频转换，芯片输出端产生的方波信号、信号电压和信号电流的电磁场，芯片自身的电容和电感等都会产生电磁干扰，目前，在芯片级的EMC设计上，主要采用增加滤波抑制电路、设置防电磁遮蔽结构、加装芯片防电磁外壳和芯片多层封装等，但是都是从防止电磁干扰外泄的角度去考虑的，没有从源头上去考虑如何降低芯片电路本身产生的电磁干扰的问题。
[0004]需要说明的是，在上述
技术介绍
部分公开的信息只用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路
r/>[0005]本专利技术的目的在于克服现有技术的缺点，提供了一种降低OLED驱动电路电磁干扰的芯片电路，解决了现有芯片级的EMC设计上没有从源头上去考虑如何降低芯片电路本身产生的电磁干扰的问题。
[0006]本专利技术的目的通过以下技术方案来实现：一种降低OLED驱动电路电磁干扰的芯片电路，它包括设置在驱动芯片内部时钟信号输出端与内部电路之间的芯片展频电路，所述芯片展频电路包括与驱动芯片内部时钟信号输出端连接的标准延迟线电路C1、伪随机序列发生器C2和时钟检测反馈电路C4，所述伪随机序列发生器C2的输出端连接展频调制电路C3；
[0007]所述标准延迟线电路C1计算输入的时钟信号的延迟时钟周期并传输给展频调制电路C3，所述伪随机序列发生器用于产生随机序列到展频调制电路C3，所述时钟检测反馈电路C4用于异步处理和时钟宽度判断，输出时钟宽度参数clk_width到展频调制电路C3用于展频时钟选择，通过芯片展频电路对驱动芯片内部时间进行展频，同时选择将调制好的时钟信号输出到驱动芯片外部。
[0008]所述标准延迟线电路C1包括N个依次连接的标准延迟buffer，每个延迟buffer的
延迟为T
buff
，且每个延迟T
buff
后对应一个延迟的时钟信号，即clk_dly(x)，当时钟周期为T
clk
时，T
buff
满足T
clk
≤N
×
T
buff
。
[0009]所述时钟检测反馈电路C4包括异步处理电路和检测判断电路，每个延迟buffer输出对应的延迟时钟信号到异步处理电路，异步处理电路与检测判断电路连接，检测判断电路检测通过的延迟buffer的数量得到时钟宽度参数clk_width并输出到展频调制电路C3。
[0010]所述展频调制电路C3输入参数为展频全局使能、展频幅度
△
f以及时钟检测反馈电路C4输出的时钟宽度参数clk_width，展频使能有效时，输出为展频时钟，展频使能无效时，输出为原始时钟；
[0011]展频调制电路C3的展频为中心频率展频，输出的时钟信号范围是原始时钟信号clk_input、延迟时钟信号clk_dly(1)～clk_dly(M/2)和clk_dly(clk_width
‑
M/2)～clk_dly(clk_width)，其跳变的顺序则由伪随机序列决定，M为随机序列长度。
[0012]还包括与所述展频调制电路C3连接的展频模式配置寄存器，实现中心频率展频、向下展频和向上展频的模式选择。向下展频时，时钟信号为clk_dly(1)～clk_dly(M/2)，平均时钟频率降低，芯片降频工作；向上展频时，时钟信号为clk_dly(clk_width
‑
M/2)～clk_dly(clk_width)，平均时钟频率提高，芯片超频工作。
[0013]本专利技术具有以下优点：一种降低OLED驱动电路电磁干扰的芯片电路，通过芯片内部对时钟的展频，实现了芯片自身的EMI控制，同时可选择将调制好的时钟信号输出到芯片外部，为系统级的EMI控制提供了有益的可选途径。系统设计时，不再需要在电路板上设计专门的时钟展频电路，更不用考虑时钟电路与驱动芯片的匹配问题，有助于简化系统设计，降低系统成本。
附图说明
[0014]图1为展频调制电路的原理图
[0015]图2为本专利技术的伪随机序列发生器的示意图；
[0016]图3为本专利技术的展频调制电路的调制流程示意图；
[0017]图4为展频调制前后的频谱对比图；
[0018]图5为DLL检测反馈电路的原理图。
具体实施方式
[0019]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下结合附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的保护范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。下面结合附图对本专利技术做进一步的描述。
[0020]如图1所示，本专利技术涉及一种降低OLED驱动电路电磁干扰的芯片电路，采用扩展频谱法，使芯片电路的频谱特性从窄频高振幅变为宽频低振幅，从而达到降低芯片EMI的目的；它包括设置在驱动芯片内部时钟信号输出端与内部电路之间的芯片展频电路，所述芯
片展频电路包括与驱动芯片内部时钟信号输出端连接的标准延迟线电路C1、伪随机序列发生器C2和时钟检测反馈电路C4，所述伪随机序列发生器C2的输出端连接展频调制电路C3；
[0021]其中，标准延迟线电路C1计算输入的时钟信号的延迟时钟周期并传输给展频调制电路C3，所述伪随机序列发生器用于产生随机序列到展频调制电路C3，所述时钟检测反馈电路C4用于异步处理和时钟宽度判断，输出时钟宽度参数clk_width到展频调制电路C3用于展频时钟选择，通过芯片展频电路对驱动芯片内部时间进行展频，同时选择将调制好的时钟信号输出到驱动芯片外部。
[0022]进一步地，标准延迟线电路C1包括N个依本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种降低OLED驱动电路电磁干扰的芯片电路，其特征在于：它包括设置在驱动芯片内部时钟信号输出端与内部电路之间的芯片展频电路，所述芯片展频电路包括与驱动芯片内部时钟信号输出端连接的标准延迟线电路C1、伪随机序列发生器C2和时钟检测反馈电路C4，所述伪随机序列发生器C2的输出端连接展频调制电路C3；所述标准延迟线电路C1计算输入的时钟信号的延迟时钟周期并传输给展频调制电路C3，所述伪随机序列发生器用于产生随机序列到展频调制电路C3，所述时钟检测反馈电路C4用于异步处理和时钟宽度判断，输出时钟宽度参数clk_width到展频调制电路C3用于展频时钟选择，通过芯片展频电路对驱动芯片内部时间进行展频，同时选择将调制好的时钟信号输出到驱动芯片外部。2.根据权利要求1所述的一种降低OLED驱动电路电磁干扰的芯片电路，其特征在于：所述标准延迟线电路C1包括N个依次连接的标准延迟buffer，每个延迟buffer的延迟为T
buff
，且每个延迟T
buff
后对应一个延迟的时钟信号，即clk_dly(x)，当时钟周期为T
clk
时，T
buff
满足T
clk
≤N
×
T
buff
。3.根据权利要求2所述的一种降低OLED驱动电路电磁干扰的芯片电路，其特征在于：所述时钟检测反馈电路C4包括异步处理电...

【专利技术属性】
技术研发人员：刘鹏举，赵亮，孙浩，李牧词，张帆，邓荣斌，
申请(专利权)人：广西自贸区睿显科技有限公司，
类型：发明
国别省市：