【技术实现步骤摘要】
横向和垂直器件的单向ESD保护
[0001]本申请涉及半导体器件，并且更具体地涉及ESD保护器件。
技术介绍
[0002]诸如晶体管、二极管、电阻器、电光器件、精密薄膜电阻器和各种集成电路等组件都对静电放电(ESD)敏感。随着电子器件制造商推动器件小型化和操作速度提高，器件对ESD的脆弱性正在增加。器件在生产的每个阶段都会受到ESD损坏。为了避免在组装或操作过程中脉冲对集成电路或电子器件的损坏，ESD保护器件连接在集成电路的引脚之间，以防止电路出现故障或击穿。ESD保护器件通过允许电压在安全工作电压范围内偏离并且在电压超出安全工作电压时钳位电压来操作。
[0003]在电子系统中的集成电路或线路的一些引脚非常容易受到负ESD冲击的影响，并且在负极性中需要低钳位电压，而在正极性中需要相对较高的钳位电压。此外，这些电路可能要求ESD保护器件具有低电容和/或小器件占位面积。用于实现这些目标的常规ESD保护解决方案具有相互矛盾的权衡。因此，需要提供一种具有尽可能低的电容、尽可能小的封装占位面积和最低成本的单向ESD保护器件。<...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，包括：半导体本体；第一接触焊盘和第二接触焊盘，设置在所述半导体本体的上表面上；横向ESD保护器件，形成在所述半导体本体中；以及垂直ESD保护器件，形成在所述半导体本体中；其中所述横向ESD保护器件和所述垂直ESD保护器件一起在所述第一接触焊盘与所述第二接触焊盘之间形成单向器件，其中所述横向ESD保护器件形成在所述半导体本体的第一部分中，其中所述垂直ESD保护器件形成在所述半导体本体的第二部分和第三部分中，并且其中所述半导体本体的所述第二部分和所述第三部分与所述半导体本体的所述第一部分电隔离。2.根据权利要求1所述的半导体器件，其中在所述第一接触焊盘与所述第二接触焊盘之间的负偏压处的所述单向器件的负钳位电压由所述横向ESD保护器件限定，并且其中在所述第一接触焊盘与所述第二接触焊盘之间的正偏压处的所述单向器件的正钳位电压由所述垂直ESD保护器件限定。3.根据权利要求2所述的半导体器件，其中所述半导体本体包括基座衬底和设置在所述基座衬底上的外延层，并且其中所述垂直ESD保护器件的垂直电流路径包括在所述第一接触焊盘与所述基座衬底之间的电流和在所述第二接触焊盘与所述基座衬底之间的电流。4.根据权利要求3所述的半导体器件，其中所述横向ESD保护器件包括：p型区，形成在所述半导体本体的所述上表面中并且与所述第二接触焊盘处于低欧姆接触；n型区，形成在所述半导体本体的上表面中并且与所述第一接触焊盘处于低欧姆接触；以及外延层的一部段，具有比所述p型区和所述n型区低的净掺杂剂浓度，并且被设置在所述p型区与所述n型区之间。5.根据权利要求4所述的半导体器件，其中所述横向ESD保护器件包括多个所述p型区和多个所述n型区。6.根据权利要求5所述的半导体器件，其中所述p型区和所述n型区各自具有细长几何形状，并且其中所述p型区和所述n型区在垂直于所述p型区和所述n型区的细长侧的第一方向上彼此交替。7.根据权利要求3所述的半导体器件，其中所述垂直ESD保护器件包括：n型区，形成在所述半导体本体的上表面中并且与所述第二接触焊盘处于低欧姆接触；p型区，形成在所述半导体本体的上表面中并且与所述第一接触焊盘处于低欧姆接触；掩埋n型区，设置在所述外延层内或在所述p型区下方的所述基座衬底内，并且具有比所述外延层高的净掺杂剂浓度；以及掩埋p型区，设置在所述外延层内或在所述n型区下方的所述基座衬底内，并且具有比所述外延层高的净掺杂剂浓度。8.根据权利要求7所述的半导体器件，其中所述外延层的半导体区或在所述掩埋p型区下方的所述基座衬底的半导体区与所述掩埋p型区彼此形成p
‑
n结，并且其中所述p
‑
n结被
配置为雪崩二极管或齐纳二极管。9.根据权利要求3所述的半导体器件，其中在所述第一接触焊盘与所述基座衬底之间的电流流过所述半导体本体的第二部分，所述第二部分与所述半导体本体的所述第一部分至少横向电隔离，其中所述第二接触焊盘与所述基座衬底之间的电流流过所述半导体本体的第三部分，所述第三部分与所述半导体本体的所述第一部分至少横向电隔离。10.根据权利要求9所述的半导体器件，其中所述半导体器件包...
【专利技术属性】
技术研发人员：E，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：
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