集成电路与其制造方法技术

一种集成电路与其制造方法，在集成电路制造方法中，装置或子电路制造于各自的第一及第二电隔离区中。背对背(back

【技术实现步骤摘要】
集成电路与其制造方法


[0001]本揭露是关于一种集成电路与其制造方法。

技术介绍

[0002]以下是关于集成电路(integrated circuit，IC)技术、IC制造技术、静电放电(electrostatic discharge，ESD)保护技术及相关技术。

技术实现思路

[0003]在本揭露的一些实施例中，集成电路制造方法包含以下步骤：形成第一电隔离区、第二电隔离区及第三电隔离区；在第一电隔离区中形成第一装置或子电路；在第二电隔离区中形成第二装置或子电路；在第三电隔离区形成静电放电(electrostatic discharge，ESD)保护子电路；将ESD保护子电路电连接在第一装置或子电路及第二装置或子电路的具有相同极性的电源端之间；及电连接ESD保护子电路之后，将第一装置或子电路与第二装置或子电路电连接。
[0004]在一些示例性实施例中，集成电路包含第一电隔离区；第二电隔离区；第三电隔离区；设置在第一电隔离区中的第一装置或子电路；设置在第二电隔离区中的第二装置或子电路；设置在第三电隔离区中的静电放电(electrostatic discharge，ESD)保护子电路；第一电互连层，设置在第一、第二及第三电隔离区上方且将ESD保护子电路电连接在第一装置或子电路及第二装置或子电路的具有相同极性的电源端之间；及第二电互连层，设置在第一电互连层上方且将第一装置或子电路与第二装置或子电路电互连。
[0005]在一些示例性实施例中，集成电路制造方法包括以下步骤：形成第一电隔离区；形成第二电隔离区；形成第三电隔离区；在第一电隔离区中制造第一装置或子电路；在第二电隔离区中制造第二装置或子电路；及在第三电隔离区制造背对背二极管子电路。背对背二极管子电路具有第一端及第二端，且包括第一二极管及第二二极管，该第一二极管的阴极与第一端连接且阳极与第二端连接，且该第二二极管的阳极与第一端连接且阴极与第二端连接。IC制造方法进一步包含以下步骤：通过将背对背二极管子电路的第一端与第一装置或子电路的VSS电源端电连接且将背对背二极管子电路的第二端与第二装置或子电路的VSS电源端电连接来提供静电放电保护；及在提供静电放电保护后，将第一装置或子电路与第二装置或子电路电连接。
附图说明
[0006]结合附图，根据以下详细描述可以最好地理解本揭示内容的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为讨论清楚起见，各种特征的尺寸可任意增加或减小。
[0007]图1A、图1B及图1C借助电路图图解性地说明IC制造方法。图1A描绘在前段制程(front end
‑
of
‑
line，FEOL)之后的IC制造。图1B描绘在后段制程(back end
‑
of
‑
line，
BEOL)期间在第一金属化层的沉积及图案化之后的IC制造。图1C描绘在BEOL制程期间在第二金属化层的沉积及图案化之后的IC制造；
[0008]图2及图3图解性地说明用于本文描述的变化实施例的在图1C中描绘的阶段的IC制造中；
[0009]图4、图5及图6以图解性侧视示意图图解性地说明如图1C中所示的IC制造的各种实施例；
[0010]图7、图8、图9、图10、图11及图12以平面图图解性地说明适合用于本文描述的其他实施例中的背对背(back
‑
to
‑
back，B2B)二极管子电路的实施例。
[0011]【符号说明】
[0012]1:第一电隔离区
[0013]2:第二电隔离区
[0014]3:第三电隔离区
[0015]10:第一装置或子电路/CMOS逻辑反向器
[0016]12:第二装置或子电路/CMOS逻辑反向器
[0017]14:ESD保护子电路/背对背二极管子电路
[0018]16,18,20:电互连
[0019]30,50,70,74:环
[0020]32,52,72,76:中心N+区
[0021]40,60:P+区
[0022]42,62,82,86:N+区
[0023]80,84:条带
[0024]2LG:第二电隔离区
[0025]D1:第一二极管
[0026]D1A,D1B:二极管
[0027]D1LG:第一二极管
[0028]D2:第二二极管
[0029]HVNW:高压N阱
[0030]NBL
‑
1～NBL
‑
3:n型埋层
[0031]NW:n型阱
[0032]PW:p型阱
[0033]STI:浅沟槽隔离
[0034]T1:第一端
[0035]T2:第二端
[0036]VDD1,VDD2,VSS1,VSS2:电源端
具体实施方式
[0037]以下揭示内容提供用于实现提供的标的不同特征的许多不同的实施例或实例。以下描述元件及布置的特定实例用以简化本揭示内容。当然，该些仅为实例，并不旨在进行限制。例如，在下面的描述中在第二特征上方或之上形成第一特征可包括其中第一特征及第
二特征直接接触形成的实施例，并且亦可包括其中在第一特征与第二特征之间形成附加特征的实施例，以使得第一特征及第二特征可以不直接接触。此外，本揭示内容可以在各个实例中重复元件符号或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。
[0038]此外，为便于描述，本文中可以使用诸如“在
……
下方”、“在
……
下”、“下方”、“在
……
上方”、“上方”之类的空间相对术语，来描述如图中说明的一个元件或特征与另一元件或特征的关系。除在附图中描绘的定向之外，空间相对术语意在涵盖装置在使用或操作中的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语亦可被相应地解释。
[0039]在下文中，揭示用于防止在集成电路(integrated circuit，IC)制造的金属化阶段期间不同电隔离区中的装置或子电路彼此电连接时，由于静电荷在电隔离区之间的转移而对设置在不同电隔离区中的IC制造的装置或子电路造成损害的实施例。在一些实施例中，静电放电(electrostatic discharge，ESD)保护子电路形成于单独的电隔离区中，且ESD保护子电路电连接在两个电隔离区的具有相同极性的电源端之间(例如，连接在两个电隔离区的V
SS
电源端之间)。此举在将不同电隔离区中的装置或子电路相互连接之前完成。以此方式，若至少一个电隔离区中已累积静电荷，则在两个区域之间直接连接之前，当ESD保护子电路连接在电隔离区之间时，该静电荷将由ESD保护子电路可控地消散。为确保ESD保护子电路在连接装置或子电路之前电连接，ESD保护子电路与电源端的连接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路制造方法，其特征在于，包含以下步骤：形成一第一电隔离区、一第二电隔离区及一第三电隔离区；在该第一电隔离区中形成一第一装置或子电路；在该第二电隔离区中形成一第二装置或子电路；在该第三电隔离区中形成一静电放电保护子电路；将该静电放电保护子电路电连接在该第一装置或子电路及该第二装置或子电路的具有相同极性的多个电源端之间；及在电连接该静电放电保护子电路之后，将该第一装置或子电路与该第二装置或子电路电连接。2.如权利要求1所述的集成电路制造方法，其特征在于，其中：该静电放电保护子电路包含一背对背二极管子电路，该背对背二极管子电路具有一第一端及一第二端且包括：一第一二极管，该第一二极管的阴极与该第一端连接且阳极与该第二端连接；及一第二二极管，该第二二极管的阳极与该第一端连接且阴极与该第二端连接；且该将该静电放电保护子电路电连接在该第一装置或子电路及该第二装置或子电路的具有相同极性的多个电源端的步骤包括以下步骤：将该背对背二极管子电路的该第一端与该第一装置或子电路的该电源端电连接；及将该背对背二极管子电路的该第二端与该第二装置或子电路的该电源端电连接。3.如权利要求2所述的集成电路制造方法，其特征在于，其中：该第二电隔离区的一面积大于该第一电隔离区的一面积；且该第一二极管的一接面面积大于该第二二极管的一接面面积。4.如权利要求2所述的集成电路制造方法，其特征在于，其中：该第一装置或子电路为一模拟装置或子电路，且该第二装置或子电路为一数字装置或子电路，且该第一二极管包含至少两个串联电连接的二极管。5.如权利要求2所述的集成电路制造方法，其特征在于，其中该在该第三电隔离区形成该静电放电保护子电路的步骤包括以下步骤：在一第一掺杂类型的一第一掺杂阱中形成该第一二极管；及在该第一掺杂类型的一第二掺杂阱中形成该第二二极管。6.如权利要求2所述的集成电路制造方法，其特征在于，其中该在该第三电隔离区形成该静电放电保护子电路的步骤包括以下步骤：在一第一掺杂类型的一第一掺杂阱中形成该第一二极管；及在与该第一...

【专利技术属性】
技术研发人员：郭锡瑜，朱又麟，陈宗元，许智伟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：