一种沟槽型分裂栅IGBT制造技术

本发明专利技术公开了一种沟槽型分裂栅IGBT，包括：N型半导体衬底；形成于N型半导体衬底表面的N型掺杂层；形成于N型掺杂层表面的P阱层；形成于P阱层表面的高掺杂N+发射区和高掺杂P+发射区；在垂直方向上贯穿P阱层且底部位于N型半导体衬底内的沟槽；形成于沟槽底部的P型屏蔽区；形成于N型半导体衬底背面的P型集电区；沟槽沿器件垂直方向上具有分离的第一导电材料和第二导电材料，第一导电材料和第二导电材料分别由绝缘介质包裹；P+发射区在水平方向上与沟槽接触，且与第二导电材料在纵向方向上相交叠；N+发射区在水平方向上与沟槽接触，且与第一导电材料在纵向方向上相交叠。可降低IGBT的饱和电流，最终实现更宽正向安全区。最终实现更宽正向安全区。最终实现更宽正向安全区。

【技术实现步骤摘要】
一种沟槽型分裂栅IGBT


[0001]本专利技术涉及功率半导体器件
，具体涉及一种沟槽型分裂栅IGBT。

技术介绍

[0002]IGBT(Insulated
‑
Gate Bipolar Transistor，绝缘栅双极晶体管)的关键是实现低关断损耗、低导通压降以及宽安全工作区，但这三者性能往往相互制约，研究者们提出了各种IGBT新结构来实现这三个性能的优化折衷。载流子存储技术是目前改善IGBT性能折衷关系较为有效、应用较为广泛的一种技术。该技术由三菱公司在1996载流子存储(Carrier Storage)技术由三菱公司在1996年报导，如图1所示。载流子存储层是在发射极一侧p
‑
body底部引入的掺杂浓度适中的n型层，这一n型层的掺杂浓度高于漂移区的掺杂浓度，所以在导通状态下充当了空穴势垒层，增强漂移区在发射极一侧的电导调制效应，大幅改善导通压降，且仅带来极小的关断损耗的增加。
[0003]载流子存储层的掺杂浓度越高、厚度越大则对导通压降的改善越明显，但是p体区和载流子存储层结面处的电场也会相应提高，器件的耐压会因此衰减。为了在不造成耐压退化的前提下实现更好的载流子存储效果，图2提出具有p屏蔽区和载流子存储层的槽栅IGBT，该结构在每个槽栅的底部引入一p型掺杂区(p屏蔽区)。阻断状态下，p屏蔽区能够辅助耗尽载流子存储层，缓解主结处的电场尖峰，因此在实现相同耐压的情况下，载流子存储层就可以具备更高的掺杂浓度，存储效应也更为显著。
[0004]尽管p屏蔽区的引入解决了耐压问题，但是过高的载流子存储层浓度使得IGBT的正向安全工作区(FB SOA)下降。同时，槽栅底部浮空的p屏蔽区在IGBT开启过程中引起了极大的di/dt，造成集电极电流过冲和EMI噪声。本专利技术提出的双沟道分裂栅IGBT就是要解决p屏蔽区带来的上述缺点。

技术实现思路

[0005]有鉴于此，为了解决现有技术中的上述问题，本专利技术提出一种高速低损耗的沟槽型分裂栅IGBT，IGBT在发射极一侧集成有自开启的PMOS管，降低PMOS管的阈值即可降低IGBT的饱和电流，最终实现更宽正向安全区。
[0006]本专利技术通过以下技术手段解决上述问题：
[0007]一种沟槽型分裂栅IGBT，包括：
[0008]N型半导体衬底(1)；
[0009]N型掺杂层(4)，形成于所述N型半导体衬底(1)表面；
[0010]P阱层(2)，形成于所述N型掺杂层(4)表面；
[0011]高掺杂N+发射区(31)，形成于所述P阱层(2)表面；
[0012]高掺杂P+发射区(32)，形成于所述P阱层(2)表面；所述高掺杂N+发射区(31)和高掺杂P+发射区(32)共同引出发射极电极；
[0013]沟槽(5)，在垂直方向上贯穿P阱层(2)且底部位于N型半导体衬底(1)内，沟槽(5)
沿器件水平方向周期性均匀排布；所述沟槽(5)具有分离的第一导电材料(51)和第二导电材料(52)，第一导电材料(51)和第二导电材料(52)分别由绝缘介质(53)包裹，第一导电材料(51)引出栅极，第二导电材料(52)引出发射极；在沿器件纵向方向的沟槽(5)表面，第一导电材料(51)和第二导电材料(52)周期性交替排列；P+发射区(32)在水平方向上与沟槽(5)接触，且与第二导电材料(52)在纵向方向上相交叠，形成p沟道区；N+发射区(31)在水平方向上与沟槽(5)接触，且与第一导电材料(51)在纵向方向上相交叠，形成n沟道区；
[0014]P型屏蔽区(6)，形成于沟槽(5)底部；
[0015]P型集电区(7)，形成于所述N型半导体衬底(1)背面；在所述P型集电区(7)引出的集电极。
[0016]作为优选地，所述第一导电材料(51)和第二导电材料(52)为多晶硅。
[0017]作为优选地，所述绝缘介质(53)为氧化硅。
[0018]作为优选地，所述高掺杂N+发射区(31)和高掺杂P+发射区(32)沿器件纵向方向周期性交替排列。
[0019]作为优选地，所述高掺杂N+发射区(31)和高掺杂P+发射区(32)沿器件纵向方向周期性排列，所述高掺杂N+发射区(31)包括第一高掺杂N+发射区和第二高掺杂N+发射区，第一高掺杂N+发射区嵌入高掺杂P+发射区(32)并位于高掺杂P+发射区(32)左后侧，第二高掺杂N+发射区嵌入高掺杂P+发射区(32)并位于高掺杂P+发射区(32)右后侧。
[0020]作为优选地，所述P型屏蔽区(6)只形成于沟槽(5)底部的p沟道区。
[0021]作为优选地，所述第一导电材料(51)和第二导电材料(52)沿器件垂直方向上依次设置且第二导电材料(52)围绕第一导电材料(51)。
[0022]与现有技术相比，本专利技术的有益效果至少包括：
[0023]本专利技术的沟槽表面沿器件纵向方向上有交替出现的发射极多晶硅和栅极多晶硅，且P+发射区与发射极多晶硅在纵向方向上相交叠，形成p沟道区；N+发射区与栅极多晶硅在纵向方向上相交叠，形成n沟道区，实现在IGBT表面嵌入自开启的PMOS管，通过自开启的PMOS管可以调控IGBT的饱和电流，理论上降低PMOS管的阈值即可降低IGBT的饱和电流，最终实现更宽正向安全区。
附图说明
[0024]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0025]图1是现有技术中具有载流子存储层的槽栅IGBT的结构示意图；
[0026]图2是现有技术中具有p屏蔽区和载流子存储层的槽栅IGBT的结构示意图；
[0027]图3是本专利技术沟槽型分裂栅IGBT实施例1的结构示意图；
[0028]图4是本专利技术沟槽型分裂栅IGBT实施例1的器件表面俯视图；
[0029]图5是本专利技术沟槽型分裂栅IGBT实施例1与传统分裂栅IGBT沿沟槽方向的剖面示意图对比(沿图4中直线l2的剖面)；
[0030]图6是本专利技术沟槽型分裂栅IGBT实施例1在p沟道区域的剖面图(沿图4中直线l1的
剖面)；
[0031]图7是本专利技术沟槽型分裂栅IGBT实施例2的结构示意图；
[0032]图8是本专利技术沟槽型分裂栅IGBT实施例2的器件表面俯视图；
[0033]图9是本专利技术沟槽型分裂栅IGBT实施例3的结构示意图；
[0034]图10是本专利技术沟槽型分裂栅IGBT实施例3的器件沿沟槽方向的剖面示意图；
[0035]图11是本专利技术沟槽型分裂栅IGBT实施例4的结构示意图；
[0036]附图标记说明：
[0037]1、N型半导体衬底；2、P阱层；31、高掺杂N+发射区；32、高掺杂P+发射区；4、N型掺杂层；5、沟槽；51、第一导电材料本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽型分裂栅IGBT，其特征在于，包括：N型半导体衬底(1)；N型掺杂层(4)，形成于所述N型半导体衬底(1)表面；P阱层(2)，形成于所述N型掺杂层(4)表面；高掺杂N+发射区(31)，形成于所述P阱层(2)表面；高掺杂P+发射区(32)，形成于所述P阱层(2)表面；所述高掺杂N+发射区(31)和高掺杂P+发射区(32)共同引出发射极电极；沟槽(5)，在垂直方向上贯穿P阱层(2)且底部位于N型半导体衬底(1)内，沟槽(5)沿器件水平方向周期性均匀排布；所述沟槽(5)具有分离的第一导电材料(51)和第二导电材料(52)，第一导电材料(51)和第二导电材料(52)分别由绝缘介质(53)包裹，第一导电材料(51)引出栅极，第二导电材料(52)引出发射极；在沿器件纵向方向的沟槽(5)表面，第一导电材料(51)和第二导电材料(52)周期性交替排列；P+发射区(32)在水平方向上与沟槽(5)接触，且与第二导电材料(52)在纵向方向上相交叠，形成p沟道区；N+发射区(31)在水平方向上与沟槽(5)接触，且与第一导电材料(51)在纵向方向上相交叠，形成n沟道区；P型屏蔽区(6)，形成于沟槽(5)底部；P型集电区(7)，形成于所述N型半导体衬底(1)背面；在...

【专利技术属性】
技术研发人员：邓高强，王俊，
申请(专利权)人：湖南大学，
类型：发明
国别省市：