一种双CPU结合直接存取内存数字电路系统技术方案

本发明专利技术公开了一种双CPU结合直接存取内存数字电路系统，用于改善对于内存存取的性能，包括总线矩阵框架与记忆装置架构，所述总线矩阵框架用于CPU告知DMA要存或取数据在记忆装置的位置，从I2C的某地址位透过DMA搬数据到SRAM的某地址位，所述总线矩阵框架设置DMA要搬运数据的起始位置及目的位置，DMA发起搬运命令并向I2C对应位置读取数据，透过BUS将该数据写入对应位置，所述记忆装置架构由多个内存相同大小的SRAM控制器，组合成一大块SRAM，该双CPU结合直接存取内存数字电路系统，通过多通道直接存取内存特性架构，加上搭配BUS Matrix架构，在相同工艺，相同的系统频率，相同的CPU下，比其他传统架构在性能上提升很多。比其他传统架构在性能上提升很多。比其他传统架构在性能上提升很多。

【技术实现步骤摘要】
一种双CPU结合直接存取内存数字电路系统


[0001]本专利技术涉及数字电路相关制品领域，具体为一种双CPU结合直接存取内存数字电路系统。

技术介绍

[0002]传统数字系统架构。一般用于MCU的数字系统BUS为AMBA BUS，其中M表示主装置，S表从装置，BUS上可以有多个主装置及从装置，其中CPU也属于主装置之一，而记忆装置(SRAM或Flash)也属于从装置之一；
[0003]但是目前的系统当DMA在访问SRAM之时，CPU或任何主装置是没有办法同时访问SRAM的，因为传统BUS只允许同一时刻一对装置在交互数据，较为局限，具有缺陷性。

技术实现思路

[0004]本专利技术的目的在于提供一种双CPU结合直接存取内存数字电路系统，以解决上述
技术介绍
中提出的问题。
[0005]为实现上述目的，本专利技术提供如下技术方案：一种双CPU结合直接存取内存数字电路系统，用于改善对于内存存取的性能，包括总线矩阵框架与记忆装置架构，所述总线矩阵框架用于CPU告知DMA要存或取数据在记忆装置的位置，从I2C的某地址位透过DM本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双CPU结合直接存取内存数字电路系统，用于改善对于内存存取的性能，其特征在于：包括总线矩阵框架与记忆装置架构，所述总线矩阵框架用于CPU告知DMA要存或取数据在记忆装置的位置，从I2C的某地址位透过DMA搬数据到SRAM的某地址位，所述总线矩阵框架设置DMA要搬运数据的起始位置及目的位置，DMA发起搬运命令并向I2C对应位置读取数据，透过BUS将该数据写入对应位置，所述记忆装置架构由多个内存相同大小的SRAM控制器，组合成一大块SRAM。2.根据权利要求1所述的一种双CPU结合直接存取内存数字电路系统，其特征在于：所述忆装置架构由8个相同大小的单口SRAM(32x128＝4Kbyte)所组成，组成后的大小为4Kbytex8＝32Kbyte。3.根据权利要求1所述的一种双C...

【专利技术属性】
技术研发人员：李福文，余佳，
申请(专利权)人：深圳晟华电子有限公司，
类型：发明
国别省市：