一种双CPU结合直接存取内存数字电路系统技术方案

本发明专利技术公开了一种双CPU结合直接存取内存数字电路系统，用于改善对于内存存取的性能，包括总线矩阵框架与记忆装置架构，所述总线矩阵框架用于CPU告知DMA要存或取数据在记忆装置的位置，从I2C的某地址位透过DMA搬数据到SRAM的某地址位，所述总线矩阵框架设置DMA要搬运数据的起始位置及目的位置，DMA发起搬运命令并向I2C对应位置读取数据，透过BUS将该数据写入对应位置，所述记忆装置架构由多个内存相同大小的SRAM控制器，组合成一大块SRAM，该双CPU结合直接存取内存数字电路系统，通过多通道直接存取内存特性架构，加上搭配BUS Matrix架构，在相同工艺，相同的系统频率，相同的CPU下，比其他传统架构在性能上提升很多。比其他传统架构在性能上提升很多。比其他传统架构在性能上提升很多。

【技术实现步骤摘要】
一种双CPU结合直接存取内存数字电路系统


[0001]本专利技术涉及数字电路相关制品领域，具体为一种双CPU结合直接存取内存数字电路系统。

技术介绍

[0002]传统数字系统架构。一般用于MCU的数字系统BUS为AMBA BUS，其中M表示主装置，S表从装置，BUS上可以有多个主装置及从装置，其中CPU也属于主装置之一，而记忆装置(SRAM或Flash)也属于从装置之一；
[0003]但是目前的系统当DMA在访问SRAM之时，CPU或任何主装置是没有办法同时访问SRAM的，因为传统BUS只允许同一时刻一对装置在交互数据，较为局限，具有缺陷性。

技术实现思路

[0004]本专利技术的目的在于提供一种双CPU结合直接存取内存数字电路系统，以解决上述
技术介绍
中提出的问题。
[0005]为实现上述目的，本专利技术提供如下技术方案：一种双CPU结合直接存取内存数字电路系统，用于改善对于内存存取的性能，包括总线矩阵框架与记忆装置架构，所述总线矩阵框架用于CPU告知DMA要存或取数据在记忆装置的位置，从I2C的某地址位透过DMA搬数据到SRAM的某地址位，所述总线矩阵框架设置DMA要搬运数据的起始位置及目的位置，DMA发起搬运命令并向I2C对应位置读取数据，透过BUS将该数据写入对应位置，所述记忆装置架构由多个内存相同大小的SRAM控制器，组合成一大块SRAM。
[0006]优选的，所述忆装置架构由8个相同大小的单口SRAM(32x128＝4Kbyte)所组成，组成后的大小为4Kbytex8＝32Kbyte。
[0007]优选的，多个所述SRAM控制器都有一个仲裁器，当多个装置同时访问同一个SRAM控制器时，仲裁器会决定由那一个装置可以访问该SRAM控制器。
[0008]优选的，所述SRAM控制器包含两个Slave接口。
[0009]一种双CPU结合直接存取内存开机方法，包括以下步骤：
[0010]步骤一，执行开始程序；
[0011]步骤二，重置CPU0,1；
[0012]步骤三，放开CPU0重置，CPU1仍重置中；
[0013]步骤四，CPU0由地址0开始执行程序；
[0014]步骤五，CPU0执行完程序；
[0015]步骤六，CPU0拷贝某段程序到地址0要给CPU1开机程序用；
[0016]步骤七，CPU0拷贝完；
[0017]步骤八，CPU0放开CPU1重置；
[0018]步骤九，CPU0,1同时运作；
[0019]步骤十，完成开机。
[0020]与现有技术相比，本专利技术的有益效果是：
[0021]该双CPU结合直接存取内存数字电路系统，通过多通道直接存取内存特性架构，加上搭配BUS Matrix架构，在相同工艺，相同的系统频率，相同的CPU下，比其他传统架构在性能上提升很多。
附图说明
[0022]图1为本专利技术的一种双CPU结合直接存取内存数字电路系统的总线矩阵框架图；
[0023]图2为本专利技术的一种双CPU结合直接存取内存数字电路系统的记忆装置架构图；
[0024]图3为本专利技术的一种双CPU结合直接存取内存数字电路系统的SRAM控制器框架图；
[0025]图4为本专利技术的一种双CPU结合直接存取内存开机方法的流程图；
[0026]图5为本专利技术的一种双CPU结合直接存取内存数字电路系统的组成后SRAM控制器示意图。
具体实施方式
[0027]为使本专利技术实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，在本申请实施例中阐述本专利技术。
[0028]在本专利技术的描述中，需要说明的是，术语“上”、“下”、“内”、“外”、“前端”、“后端”、“两端”、“一端”、“另一端”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0029]在本专利技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“设置有”、“连接”等，应做广义理解，例如“连接”，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。同时地，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者可能同时存在居中元件。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。当一个元件被称为是“固定连接于”另一个元件时，它可以是采用焊接或螺栓连接或胶合连接等常见的固定连接方式。总之，对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利技术中的具体含义。
[0030]请参阅图1
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5，本专利技术提供的一种实施例：一种双CPU结合直接存取内存数字电路系统，用于改善对于内存存取的性能，包括总线矩阵框架与记忆装置架构，所述总线矩阵框架用于CPU告知DMA要存或取数据在记忆装置的位置，从I2C的某地址位透过DMA搬数据到SRAM的某地址位，所述总线矩阵框架设置DMA要搬运数据的起始位置及目的位置，DMA发起搬运命令并向I2C对应位置读取数据，透过BUS将该数据写入对应位置，所述记忆装置架构由多个内存相同大小的SRAM控制器，组合成一大块SRAM，SRAM控制器包含两个Slave接口(s0,s1)都可以访问相同的SRAM地址空间，唯一不同在SRAM控制器区分来自Slave接口0只接受single transfer的CPU0，而另一slave接口只接受single transfer的CPU1。如此一来，由于BUS Matrix的特性，可以接受来自不同的CPU同时访问同一个装置，只要是各个访
问都在不同slave上，SRAM控制器由ARMAHB协议定义区分来自Slave接0,1，是CPU0还是CPU1，MCU直接存取内存大大提升整体性能，并且直接存取内存而不需要DMA的烦琐操作，因此装置对记忆存取自然快。
[0031]本实施例中，所述忆装置架构由8个相同大小的单口SRAM(32x128＝4Kbyte)所组成，组成后的大小为4Kbytex8＝32Kbyte，由于该记忆装置是由8个相同大小的单口SRAM(32x128＝4Kbyte)所组成，(图八)当地址访问时addr[9:0]，其中addr[4:2]表示SRAM bank，而addr[9:5]表该bank深度，因此当地址访问时会取对应的bank数据，如addr[9:0]＝0x1c则会对bank7(addr[4:2]＝0x7)的第0个位置(addr[9:5]＝0x0)做存取，如addr[9:0]＝0x104则会对bank1(addr[4:2]＝0x1)的第8个位置(addr[9:5]＝0x8)做存取；多个所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双CPU结合直接存取内存数字电路系统，用于改善对于内存存取的性能，其特征在于：包括总线矩阵框架与记忆装置架构，所述总线矩阵框架用于CPU告知DMA要存或取数据在记忆装置的位置，从I2C的某地址位透过DMA搬数据到SRAM的某地址位，所述总线矩阵框架设置DMA要搬运数据的起始位置及目的位置，DMA发起搬运命令并向I2C对应位置读取数据，透过BUS将该数据写入对应位置，所述记忆装置架构由多个内存相同大小的SRAM控制器，组合成一大块SRAM。2.根据权利要求1所述的一种双CPU结合直接存取内存数字电路系统，其特征在于：所述忆装置架构由8个相同大小的单口SRAM(32x128＝4Kbyte)所组成，组成后的大小为4Kbytex8＝32Kbyte。3.根据权利要求1所述的一种双C...

【专利技术属性】
技术研发人员：李福文，余佳，
申请(专利权)人：深圳晟华电子有限公司，
类型：发明
国别省市：